数字逻辑与数字集成电路习题_百度文库
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数字逻辑与数字集成电路习题|数​字​电​路​习​题​,​便​于​知​识​的​理​解
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1 下列各式中的四变量A、B、C、D的最小项是： A 。
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A　　B　 C　　D
QA　QB　 QC 　QD
分析下图所示电路功能（M=？）且写出态序表。
利用R端构成模M=7的同步计数器，并写出态序表和逻辑电路连接图。试 题 一 答 案一、填空题（每题3分，共24分）1．（ F8）16=（ 248 ）10=（
）22．X= -16 D，其一字节长的[X]反= ；[X]补= 。3．写出图1逻辑电路的输出表达式F，F=4．动态MOS存储单元是利用MOS栅极电容 存储信息的,为不丢失信息,必须 定期刷新 。5．已知m序列信号发生器的反馈函数f（Q）=Q3Å Q4，则其循环长度（序列长度）S= 15 。6．单稳态触发器暂态时间取决于 电路本身的参数，与触发信号无关。7．施密特触发器的主要用途有波形变换、波形整形、消除干扰、幅度鉴别。8．若要求DAC电路的分辩率达到千分之一，则至少应选用 10 （因为）位二进制代码输入的转换器。二、简化下列函数，且写出最简“与非”表达式（14分）（用代数法）&&&&&& (用反演定律)(用消元法)(利用包含律)& (用还原律和反演定律)2．解： 将上式填入卡诺图如图2。含有无关项的逻辑函数化简时可根据实际情况将无关项做“0”或“1”处理，以使函数可以化到最简。若不考虑约束条件则最简与或式为当考虑约束条件则最简与或式为&三、（10分）分别用TTL“与非”门和OC门，实现函数，画出逻辑电路图。解：用TTL“与非门”实现时，必须将表达式变成“与非”--“与非”式，然后再画逻辑图。由此可得：用OC门实现时，由于OC门具有线与的逻辑功能，可直接按表达式画图。如图3所示。四、用四输入数据选择器实现函数（8分）解：用代数法求。根据逻辑表达式，其有四个输入变量A、B、C、D，而四选一数据选择器只需两位地址代码和，若选A和B作为选择器的地址输入，A = 、B = ,余下的项可选作数据输入用。于是将表达式进行变换，变化成每项都含有A和B原变量和反变量组成的表达式。由此可知：D0=0 D1=D D2= D3=1&根据得到的表达式可画出逻辑图&五、设8421BCD码对应的十进制数为X，当 X ≤2,或≥7时电路输出F为高电平,否则为低电平。试设计该电路，并用于非门实现之。（14分）解：1、根据题意，列真值表。由于8421BCD码由十种状态，而四变量组合由16种，6种未用的状态,可按无关项处理，由此可列出实现该功能的电路的真值表
表2& 真值表
&&六、已知主-从J-K触发器的CP、J、K、RD、SD端波形，试绘出Q端波形（6分）解：RD、SD分别为直接置0和直接置1端，当RD=0 SD=1时，触发器处于0态。当RD=1 SD=0时，触发器处于1态。当RD=1 SD=1时，当CP脉冲有效跳变沿到来时，触发器的状态由触发器的特性方程决定。如J和K不同，触发器的次态与J相同；如J和K同为0，触发器的次态与现态同，处于保持状态；如J和K同为1，触发器的次态与现态相反，处于计数状态。由此可画出波形图如图所示七、作0001序列检测器的状态转换图及最简状态转换表（8分）解：设第一步，形成原始状态转换图（或称转移图）与原始状态转换表。根据题目要求所设计的序列检测器的功能是用来检测0001信号。因此，电路应具有一个输入端X和一个输出端Z，输入X为一串随机信号，当其中出现0001序列时，检测器输出Z为1，在其它输入序列情况下，检测器输出Z为0。由于我们并不知道实现上述逻辑功能的同步时序电路需要多少个状态，因而用文字A、B??????描述电路的状态，并假定某个状态为初始状态。再根据输入条件确定次态，依此类推，直到所有现态到次态的转换关系都被确定为止。由于此时序电路仅有一个输入，因而每个现态可能有两个转移方向。若电路的初始状态为A，当输入X为1时，电路没有出现我们要检测的序列，因此电路的状态仍然停留在状态A，因为从1开始的输入序列并不是需识别的序列，电路输出亦为0。当输入X为0时，电路就从状态A进入新的状态B，这意味着出现了需要识别序列的第一位代码，电路输出仍为0。原始状态转换图如图8(a)所示。若电路处于状态B，输入X为0时，它是被识别的输入序列0001的第二位代码，于是电路转换到新的状态C，输出为0；若输入X为1时，不是识别序列的代码，于是电路回到状态A，输出为0。若电路处于状态C，输入X为0时，它是被识别的输入序列0001的第三位代码，于是电路转换到新的状态D，输出为0；若输入X为1时，不是要检测序列码，于是电路将回到状态A，输出为0。若电路处于状态D，输入X为1时，它是被识别的输入序列0001的第四位代码，于是电路转换到状态E，输出为1；若输入X为0时，它是要识别序列码的第三位代码，于是电路将保持在状态D，输出为0。若电路处于状态E，输入X为0时，它是被识别的输入序列0001的第一位代码，于是电路转换到状态B，输出为0；若输入X为1时，它不是要识别的下一个输入序列码的第一位代码，于是电路将转到状态A，输出为0。于是得到该时序电路的原始状态转换图如图8(a)和原始状态转换表如8(b)所示。表中X为现输入，Ｓn为现态，Ｓn+1为次态，Ｚn为现输出。第二步，状态简化。状态之间都有一定的关系，所以有些状态可以合并为一个状态。哪些状态可以合并，哪些状态不可以合并？表中的任意两个或几个状态如果对于任意的输入序列，它们相应的输出都相同，这些状态称之为等价状态。等价状态可以合并为一个状态。如果对于任意的输入序列，它们相应的输出不完全相同，称之为不等价状态，不等价状态不能合并。图8(b)表中状态进行一一比较可知，状态A和状态E是等价状态，可以合并为一个状态，合并后用A代替，得最简化状态表图9(b)表所示。&&&&&&&&&&&&八、四位二进制同步计数器T1161的功能表如下（计数状态按自然二进制码转换，QD为最高位，依次为QC、QB、QA。（QCC=T?QD?QC?QB?QA） 1.& 分析下图所示电路功能（M=？）且写出态序表。解：由逻辑电路图可看出该电路是利用同步预置法来实现相应的计数的。首先确定电路的初态，电路初态由电路的预置输入端ABCD的连接状态决定，由图可看出电路的初态为0000态。然后确定电路的终态，电路的终态由与非门的输入端的连接情况确定，由图可看出与非门的输入与QAQD端相连，因而当电路计数到1001时，将产生一置数脉冲，在时钟脉冲到来时，计数电路回到0000态。因此该电路是一个模M=10的计数器。态序表如表3所示。
表2 态序表
0 & 0& 0& 0
2.利用R端构成模M=7的同步计数器，并写出态序表和逻辑电路连接图。解:利用R端即反馈法构成同步计数器的关键是确定控制R端的与非门的输入端的连接。由于欲实现的是模M=7的同步计数器,当计数器计数到0111(7)时,使计数器回零,即产生一清零信号送给R端.而状态0111只短暂出现不是一个稳定状态。从而实现模M=7的同步计数.由此可知,只要将与非门的输入段与QCQBQA三端相连即可。电路连接图如图11所示,态序表见表4。0111不是稳定态即不是电路的工作状态,故采用下划线与电路的工作状态加以区别.
表4& 态序表
0 &0&& 0& 0
&试题二一、填空题（每题3分，共24分）1．（48）10=（_________）16=（______________）2。2．X=（-32）10，其一字节长的[X]反=_____________；[X]补=_______________。3．将（127）10编成（ &&& ）8421BCD,(&&&&&&&& )余3码。3．F（A，B，C，D）=1，其最小项表达式F=Σm（______________）。4．CMOS“或非”门，多余的不用输入端处理方法有：______________________。5．函数，其反函数=_______________；对偶式F*=____________。6．TTL与非门的扇出系数是指&&&&&&&&&&&&&&&&&&&&&。7．RAM与ROM的区别是&&&&&&&&&&&&&&&&&&&&。8．动态存储单元为不丢失信息，必须&&&&&&&&&&&&&&&。二、求F的最简“与非”表达式（每题7分，共14分）1．试简化函数（用代数法）2． （用卡诺图法）三、证明：（8分）如果，且则A=B。四、用PLA逻辑阵列实现全加器（要有设计全过程）（15分）六、已知维持一阻塞型D触发器的CP、RD、SD及D端的波形，试绘出其Q端波形（8分）七、试绘出“1100”序列信号检测器的原始状态转换图及最简状态转换表。（15分）八、已知四位二进制同步计数器T1161的功能表和逻辑表符号。（计数状态按自然二进制码转换，QD为最高位，依次为QC、QB、QA，QCC=TQDQCQBQA）。（16分） 1.& 利用R端构成M=5的计数器，写出态序表和逻辑电路连接图。2.& 分析下图所示电路的功能，M=？且写出态序表。解：八、试设计一个序列长度S=15的m序列脉冲产生器。&&&&&&&&&&&&&&&&&&&&&&&&&&& &&试题二答案一、填空题（每题3分，共24分）1．（48）10=（30 ）16=（110000 ）2。2．X=（-32）10，其一字节长的[X]反=；[X]补=。3．将（127）10编成（ ）8421BCD,( )余3码。3．F（A，B，C，D）=1，其最小项表达式F=Σm（0，1，，2，……，15）。4．CMOS“或非”门，多余的不用输入端处理方法有：接地或与其它输入端相连。5．函数，其反函数=；对偶式F*=。6．TTL与非门的扇出系数是指能驱动同类与非门的个数。7．RAM与ROM的区别是RAM中的信息即可读出又可写入，导电后信息便消失；而ROM中的信息只能读出，不能写入，信息可永久保存。8．动态存储单元为不丢失信息，必须定期刷新。二、求F的最简“与非”表达式（每题7分，共14分）1．试简化函数（用代数法）解： （配项加AB）（消因律）（消项AB）2． （用卡诺图法）解：由于给定的是一般的与或式，可直接按与或式填写卡诺图；约束条件所对应的最小项方格按无关项处理，在相应的方格内填“Φ”或“×”，于是，可得到相应的卡诺图。化简时根据化简需要将无关项作“1”或“0”处理。进行化简得到化简后的表达式：最后利用还原律和反演律，将与或表达式变成与非表达式的形式。三、证明：（5分）如果，且则A=B。解：利用真值表进行证明表1真值表
由表可看出，对应使，且的AB组合只有两种00和11，即A和B的取值相等。由此可证得：A=B四、用PLA逻辑阵列实现全加器（要有设计全过程）（14分）根据全加器功能，其真值表如表4-3所示。表中Ai及Bi分别代表第i位的被加数及加数，Ci是低位来的进位，Si代表相加后得到的和位，Ci+1代表向高位的进位。由此可列出全加器的真值表
表2 全加器真值表
根据真值表画出卡诺图（见教材）写出Si、Ci+1的表达式。然后画出PLA阵列图，在PLA的与阵列中需产生7个乘积项，或阵列输出是Si和Ci+1。如图3所示。五、已知维持一阻塞型D触发器的CP、RD、SD及D端的波形，试绘出其Q端波形。（6分）解：RD和SD是直接复位和直接置位端，当RD=0,SD=1时，触发器将被置成0态；当RD=1,SD=0时，触发器将被置成1态；当RD=1,SD=1时，触发器正常工作，在时钟脉冲的有效跳变沿到来时，其次态输出取决与输入D端，& Qn+1=D;由此可画出时序波形图。注：D触发器的有效跳变沿是上升沿，触发器的状态改变只可能发生在时钟的上升沿到来的时候。六、试绘出“1100”序列信号检测器的原始状态转换图及最简状态转换表。七、已知四位二进制同步计数器T1161的功能表和逻辑表符号。（计数状态按自然二进制码转换，QD为最高位，依次为QC、QB、QA，QCC=TQDQCQBQA）。（16分）
利用R端构成M=5的计数器，写出态序表和逻辑电路连接图。
表3& 态序表
0 &0&& 0& 0
2. 分析下图所示电路的功能，M=？且写出态序表。
表4 & 态序表
由表可看出该计数器是一个模M=8的计数器.八、试设计一个序列长度S=15的m序列脉冲产生器。解:要产生S=15的m序列码，首先根据确定n =4，再查表7-21(见自学参考)可得反馈函数：D1=f（Q）=Q3Q4。由此可画出S=15的m序列码发生器，如图10所示。由于电路处于全0状态时F=0，故采用此方法设计的m序列发生器不具有自启动特性。为了使电路具有自启动能力可以在反馈方程中加全0校正项，此时反馈函数为：其逻辑电路如图11所示。 &&&&&&&&&&&&&试题三一、填空题（共26分）1．（40F）16=（__________）8=（___________）10。2．F（A，B，C）=1，其最小项表达式F=Σm（______________）。3.（459）10=（&&&&&&& ）8421BCD=(&&&&&&&&& )余3码4．CMOS“与非”门不用的多余输入端的处理方法有：______________________。5．集电极开路OC门的主要用途有_______________________________________。6．施密特触发器与双稳态触发器的区_____________________________________。7．PROM与EPROM的主要区别为___________________________________________。8．组合电路与时序电路的区别________________________________________。二、简化下列函数，且写出其最简的“与非”表达式。（12分） 1． （用代数法）2．三、由与非门构成的某表决电路如图1所示,其中A、B、C、D表示四个人，Z为1时表示议案通过，（1）试分析电路，说明议案通过情况共有几种；（2）分析A、B、C、D中谁权力最大。四、用八选一数据选择器T576实现函数F。（6分）五、用一片四位二进制加法器T693（逻辑符号如下图所示）实现余三BCD码至8421BCD码的转换。（需列出真值表，画出电路连接图）（8分）六、作1110序列检测器的状态转换图，并求出最简状态转换表。（8分）八、四位二进制同步计数器T1161的功能表如下（计数状态按自然二进制码转换，QD为最高位，依次为QC、QB、QA）。（QCC=T?QD?QC?QB?QA）（16分） 1.& 分析下图所示电路功能（M=？）且写出态序表。1.& 利用LD端构成模M=7的同步计数器，并写出态序表和逻辑电路连接图。九、试用D触发器及PLA构成一个模4的同步计数器。（需有设计过程）&&&&&&&&&&&&试题三答案一、填空题（共26分）1．（40F）16=（）2=（1039）10。2．F（A，B，C）=1，其最小项表达式F=Σm（0，1，2，3，4，5，6，7）。3．（459）10=（）8421BCD=( )余3码4．CMOS“与非”门不用的多余输入端的处理方法有：接高电平或与其他输入端相连。5．集电极开路OC门的主要用途有线与、电平转换、驱动感性负载。6．施密特触发器与双稳态触发器的区别为施密特触发器是靠电平触发，适用于慢变化的信号，而双稳态触发器是脉冲触发，不适合于慢变的信号。7．PROM与EPROM的主要区别为PROM只能改写一次，而EPROM是可多次改写。8．组合电路与时序电路的区别为组合电路不具有记忆功能，其输出只与当前的输入有关，而与电路的前一时刻的输出状态无关。二、简化下列函数，且写出其最简的“与非”表达式。（12分） 1.(代数法)解: （加入）&&（消去）&&（消去）&&&&2.解:首先画出函数的卡诺图如图13所示然后化简得函数的最简与或式,再利用还原律和反演律将表达式变成与非表达式。三、由与非门构成的某表决电路如图例1所示,其中A、B、C、D表示四个人，Z为1时表示议案通过，（1）试分析电路，说明议案通过情况共有几种；（2）分析A、B、C、D中谁权力最大。解:(1)由组合电路分析步骤 & &&&&&(a)首先逐级写出电路的输出表达式&&&&&&Z=&&&&&(b)画出函数的卡诺图&&&&& 由函数的卡诺图可看出函数式已是最简;&&&&&(c)列真值表&&&&&&从上述分析可看出议案通过情况共有7种&&&&&&10,10,1111;&&&&&(2)由上面分析可看出只要A=1时议案通过的可能性最大,因而A的权利最大。四、用八选一数据选择器T576实现函数F。（6分）解：由于八选一数据选择器的地址输入（通道选择）信号有：A2 A1 A0三个。因此将ABC三个变量做地址输入信号，而D作为数据输入。因而实现函数F的关键是根据函数式确定数据输入D0 ～D7求数据输入D0～D7可以采用代数法也可采用卡诺图来求本题采用卡诺图法来求：1．首先分别画出函数和选择器的卡诺图如图5（a）、（b）。图（b）为取A、B、C作地址选择画出的选择器卡诺图，当ABC由000～111变化，其相应的输出数据为D0～D7，因此反映在卡诺图上相应的方格分别填入D0～D7，其余的一个变量D可组成余函数。对照图5（a）和（b）可确定D0～D7，其方法是：图（b）中Di对应于图（a）中的方格内全为1，则此Di=1；反之，若方格内全为0，则Di= 0。图（b）中Di对应于图（a）中的方格内有0也有1，则Di应为1格对应的输入变量的积之和（此积之和式中只能含余下变量D）。由此得Di为D0=0D1=1 D2=1 D3=0 D4=1 D5=1 D6=0 D7=1其逻辑图如图6所示。五、用一片四位二进制加法器T693（逻辑符号如下图所示）实现余三BCD码至8421BCD码的转换。（需列出真值表，画出电路连接图）（8分）解：根据题意要求设计一个实现余三BCD码至8421BCD因而，电路的输入变量用X3 X2 X1 X0来表示输入的余三BCD输出变量用Y3 Y2 Y1 Y0代表输出的8421BCD，由此列出真值表，真值表中同时给出码所对应的十进制数。
输入（余三BCD码）
输出（8421BCD码）
由表可看出，欲将余三BCD码转至8421BCD只要将输入余三BCD码减3（0011）即可得到所对应的8421BCD。题目要求用加法器来实现，而欲实现的是减3，可转换成余三BCD加-3的补码来实现。因此，用一块四位加法器在一组输入端A3、A2、A1、A0加余三BCD码，而另一组输入B3、B2、B1、B0加上常数（-3）补码=1101，进位输入端C0接0，则在输出端Y3、Y2、Y1和Y0得到的是余3码。图7为转换电路的逻辑图。六、作1110序列检测器的状态转换图，并求出最简状态转换表。（8分）解：1、画出原始状态图。输入端X：输入一串行随机信号输出端Z：当X出现1110序列时，Z=1，否则，Z=0。由此可画出原始状态图如图8所示：2、对原始状态图进行简化得最简状态表由原始状态表可看出状态A和E在相同的输入下，其输出和次态完全相同，因而状态A和状态E是等价态，可合并为同一个状态。而其它状态都不是等价态，因而不能合并。由此得到简化后的最简状态图和最简状态表。七、四位二进制同步计数器T1161的功能表如下（计数状态按自然二进制码转换，QD为最高位，依次为QC、QB、QA）。（QCC=T?QD?QC?QB?QA）（16分）1. 分析下图所示电路功能（M=？）且写出态序表。解：由逻辑电路图可看出,该电路是利用反馈清零法实现相应的计数的.态序表如下
表4 & 态序表
0 &0&& 0& 0
由态序表可以看出,该电路实现的是同步的模M=6的计数器.2. 利用LD端构成模M=7的同步计数器，并写出态序表和逻辑电路连接图。解：
表4 & 态序表
八、试用D触发器及PLA构成一个模4的同步计数器。（需写出设计过程）解：第一步画出原始状态图按题目要求设计一个模4的计数器，由此可只电路只有四个状态，用两位二进制码来表示，由此可直接画出编码以后的状态图。计数器无外加控制输入端，状态转换是在CP脉冲控制下实现的，输出端用Z表示模4计数器的进位输出端。第二步 & 选触发器，求触发器的控制函数和输出函数。题目要求用D触发器，由于每个状态用两位二进制码来表示，因而需用两个D触发器。用Q1和Q0分别表示两个触发器的状态。欲求触发器的控制函数和输出函数应首先列出状态表，如表所示。
Q1n+1& Q0n+1
由状态表可直接写出控制函数和输出函数的表达式：&&&&&& &&&&&&& Z=Q1nQ0n&&第三步& 画出逻辑电路图PLA阵列输入量来自两个触发器的输出，其与阵列产生所需要的四个与项（乘积项），或阵列的输出有三个D1、D0、Z。由此可画出逻辑电路图如图12所示。&&&&&&&&&&&&&&综合测试1一、填空题（20分）1. 函数 的反函数 =&&&&&&&&&&&&&&&&&&&&&&&&& 。2. 有两个TTL与非门，测得它们的关门电平分别为VOFFA = 1.1V，VOFFB = 0.9V；开门电平分别为VONA = 1.3V，VONB = 1.7V。它们输出的高电平和低电平相同，需要一个抗干扰能力大的门，应选&&&&&&&&&&&&&&&&&&&&& .。3.优先编码器74LS148输入为 ― ，输出为 、 、 。当使能输入 ， ,时，输出 应为________________________。4.将D触发器的D端连在 端上，假设Q（t）=0，则经过100个脉冲作用后，它的次态Q(t+100)为_________________________。5.已知一个最长线性序列码发生器的反馈函数是F（Q）=Q5Q6，试求：序列码的长度S=&&&&&&&&&&& ；需用触发器的个数N=&&&&&&&&&& 。6. RAM的优点是__________，___________；缺点是___________，它是______存储器。7. 简述EPROM实现不同规模逻辑函数的特点。二、用卡诺图化简逻辑函数，并化简成最简的与非-与非式。（5分）三、判断图示电路能否按各图所要求的逻辑关系正常工作？若不能，说明理由，并指出如何修改，才能实现电路要求的功能。（10分）
TTL或CMOS门
TTL或CMOS门
TTL 三态门
四、由主从J-K触发器组成的电路如图所示，设其初态为0。试画出电路在CP脉冲作用下，Q及Y端的波形。（15分） 五、用四选一数据选择器及门电路实现一位二进制全减运算。（15分）
六、已知四位二进制同步计数器CT74161和CT74163的功能表如下：（QD为最高位，QA为最低位，QCC=T QD QCQB QA ） （15分） &&
&& CT74161功能表
A　　B　 C　　D
QA　QB　 QC 　QD
&& CT74163功能表
A　　B　 C　　D
QA　QB　 QC 　QD
1、采用CT74161，利用R端构成M=9的计数器，写出态序表，画出逻辑电路图。2、采用CT74163，按余3BCD码构成M=7的计数器，写出态序表，画出逻辑电路图。 七、芯片CT4161功能和PROM组成下图所示电路，CT4161是同步16进制计数器，QD、QC、QB、QA状态由到1111，再重复。要求：（1）分析W、X、Y、Z的函数表达式。（2）在CP作用下，分析W、X、Y、Z端顺序输出的8421BCD码的状态，并说明电路的功能。（20分）&&&&&&&&&&&&&&&&&&&&&&&&综合测试1答案一、填空题（20分）1. 函数 的反函数。2. 有两个TTL与非门，测得它们的关门电平分别为VOFFA = 1.1V，VOFFB = 0.9V；开门电平分别为VONA = 1.3V，VONB = 1.7V。它们输出的高电平和低电平相同，需要一个抗干扰能力大的门，应选A门.。3.优先编码器74LS148输入为 ― ，输出为 、 、 。当使能输入 ， ,时，输出 应为001。4.将D触发器的D端连在 端上，假设Q（t）=0，则经过100个脉冲作用后，它的次态Q(t+100)为 0& 。5.已知一个最长线性序列码发生器的反馈函数是F（Q）=Q5Q6，试求：序列码的长度S= 63 ；需用触发器的个数N=& 6 。6. RAM的优点是读写方便，使用灵活；缺点是断电后原存于RAM的信息丢失，它是易失性存储器。7. 简述EPROM实现不同规模逻辑函数的特点。答： EPROM是与阵列固定，输入信号的每个组合都固定连接（不管这个组合是否会被使用），所以与门阵列为全译码阵列，它经常被用来作为数据存储器。还可方便地用EPROM来实现简单的逻辑函数，若实现复杂的逻辑函数，则会随着输入信号的增加，使得芯片面积增大，利用率和工作速度降低等情况发生，例如，输入信号有10个，所需要的函数乘积项仅有40个的时候，由于固定的与阵列所产生的10个信号的乘积项有210=1024个，所以将所有的乘积项（1024）减去所需的乘积项（40）就有984个乘积项被空闲。实际上，大多数组合逻辑函数的最小项不超过40个，则使得PROM芯片的面积利用率不高，功耗增加。二、用卡诺图化简逻辑函数，并化简成最简的与非-与非式。（5分）解： 三、判断图示电路能否按各图所要求的逻辑关系正常工作？若不能，说明理由，并指出如何修改，才能实现电路要求的功能。（10分）
TTL或CMOS门
TTL或CMOS门
TTL 三态门
解: 对Y1 ，相当于两个门并联为一个门使用，由于两个门的输出状态总是相同的。这里采用两个或非门并联目的是提高Y1的驱动能力，其能力比单个门工作提高了一倍。对 Y2 ，用OC门实现线与是可以的，但使用OC门时必须外接电阻和电源，才能满足式中所示的逻辑关系。对Y3 ，不允许电路采用这种连接方法。当两个门输出状态不一致时，过大的电流将使门烧毁。对一般的TTL或CMOS门来说，这种接法应予避免。若仍要实现 ，可考虑加一个与门或者采用开集电极和开漏极的电路来实现。对Y4,属于TS电路的连接。根据图中的逻辑符号，上面的门在C=1时使能，输出 ；下面的门在C=0时使能，输出 。因此入、出的逻辑关系应为:因此原题中给的表达式有错。四、由主从J-K触发器组成的电路如图所示，设其初态为0。试画出电路在CP脉冲作用下，Q及Y端的波形。（15分） 五、用四选一数据选择器及门电路实现一位二进制全减运算。（15分）Si= 六、已知四位二进制同步计数器CT74161和CT74163的功能表如下：（QD为最高位，QA为最低位，QCC=T QD QCQB QA ） （15分）
&& CT74161功能表
A　　B　 C　　D
QA　QB　 QC 　QD
&& CT74163功能表
A　　B　 C　　D
QA　QB　 QC 　QD
1、采用CT74161，利用R端构成M=9的计数器，写出态序表，画出逻辑电路图。2、采用CT74163，按余3BCD码构成M=7的计数器，写出态序表，画出逻辑电路图。
七、芯片CT4161功能和PROM组成下图所示电路，CT4161是同步16进制计数器，QD、QC、QB、QA状态由到1111，再重复。要求：（1）分析W、X、Y、Z的函数表达式。（2）在CP作用下，分析W、X、Y、Z端顺序输出的8421BCD码的状态，并说明电路的功能。（20分）解：（1）W、X、Y、Z函数表达式为：（2）WXYZ端顺序输出为BCD码。因此该电路是一个能产生16位的π函数发生器。&&&&&&&&&&&&&&&&&&综合测试2一、填空题（20分）1.& (127)10= (&&&&&&&&& )2= (&&&&&&&&&&&&&& )8421BCD=(&&&&&&&&&&&&&&&& )余3BCD码2.& OC门的典型应用&&&&&&&&& ，&&&&&&&&&&&&&&&& 和&&&&&&&&&&&& 。3.函数 是否有冒险_____________________________，若有，则克服冒险后的表达式为________________________________________。4.由于R-S触发器有_________个稳态，因此它可记录_________________位二进制码。若存储一字节二进制信息，需要_____________个触发器。5.组合电路与时序电路的主要区别：&&&&&&&&&&&&&&&&&&&&&&&&&&&&& 。6.若要制成一个60分频器，至少需要&&&&&&&&&&& 片CT74195。7.只读存储器ROM的特点是__________，最大的优点是___________。8. PAL的与阵列_____编程，或阵列_____编程。9.试述非易失性元件的种类及特点。二、用卡诺图化简逻辑函数，并用与非门来实现它。（5分）三、由OC门组成的电路，输入AB与输出 的波形图如图所示，写出函数的表达式，并用最少的OC门实现它，画出逻辑电路图。（10分）四、如图所示为由维持―阻塞型D触发器和主从型J-K触发器组成的电路。试画出触发器输出端Q1、Q2的波形（设触发器初始状态均为0）。（15分）五、如图所示为由八选一数据选择器实现的函数F。（15分）（1）试写出F的表达式。（2）用3-8译码器74LS138及与非门实现函数F。&& 六、已知四位移位寄存器CT74195的功能表如下：（15分）（1）采用CT74195，设计13分频器，写出态序表, 画出逻辑电路图。（2）采用CT74195，设计M=5的环形计数器，写出态序表, 画出逻辑电路图。七、PLA和D触发器组成的同步时序电路如下图所示。要求：(20分)（1）写出电路的驱动方程、输出方程。（2）分析电路功能，画出电路的状态转换图。&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& 综合测试2答案一、填空题（20分）1.& (127)10= ( )2=( )8421BCD=()余3BCD码2.& OC门的典型应用 线与&&&&& ， 电平转换&& 和 驱动感性负载&&& 。3.函数 是否有冒险_有，若有，则克服冒险后的表达式为.4.由于R-S触发器有2 & 个稳态，因此它可记录& 1 位二进制码。若存储一字节二进制信息，需要& 8 & 个触发器。5.组合电路与时序电路的主要区别：有无记忆功能& 。6.若要制成一个60分频器，至少需要8& 片CT74195。7.只读存储器ROM的特点是所存储的信息只能读出，最大的优点是掉电后信息不消失。8. PAL的与阵列_____编程，或阵列_____编程。9.试述非易失性元件的种类及特点。答：非易失性元件是可编程逻辑器件PLD，包括只读存储器ROM、编程只读存储器PROM、电编程、紫外线擦除只读存储器EPROM、电编程、电擦除只读存储器E2PROM、在系统编程ISP、编程逻辑阵列PLA、编程阵列逻辑PAL、通用阵列逻辑GAL和高密度可编程逻辑器件HDPLD。它们有相似的基本结构：输入、与阵列、或阵列和输出电路。按编程部位可将PLD分为：（1）与阵列可编程、或阵列固定，代表器件为ROM、PROM、EPROM、E2PROM。（2）与阵列可编程、或阵列可编程，代表器件为PLA。（3）与阵列固定、或阵列可编程，代表器件为PAL、GAL和HDPLD等。按编成方法可将PLD分为：（1）& 固定编程：是由集成电路制造厂家编程后出厂的ROM芯片。（2）& 一次编程：是由用户进行编程，且只能编程一次。它的编程单元是容丝或者是反容丝等结构，代表器件为PROM、PAL。（3）& 多次编程：是由用户多次进行编程。它的编程单元采用的是浮栅技术，代表器件为EPROM、E2PROM、PLA、GAL和HDPLD等。特点：1）减小系统体积； （2）增强逻辑设计的灵活性；（3）缩短设计周期；（4）提高系统处理速度；（5）降低系统成本；（6）提高系统的可靠性；(7）系统具有加密功能。二、用卡诺图化简逻辑函数，并用与非门来实现它。（5分） 三、由OC门组成的电路，输入AB与输出 的波形图如图所示，写出函数的表达式，并用最少的OC门实现它，画出逻辑电路图。（10分）解：由波形图列出真值表
题目要求用最少量的OC门实现，而OC门可以实现线与的逻辑功能，因此可对表达式进行变换得： 四、如图所示为由维持―阻塞型D触发器和主从型J-K触发器组成的电路。试画出触发器输出端Q1、Q2的波形（设触发器初始状态均为0）。（15分）五、如图所示为由八选一数据选择器实现的函数F。（15分）（1）试写出F的表达式。（2）用3-8译码器74LS138及与非门实现函数F。&& 解:(1)(2) F(ABCD)=m(0,1,2,3,5,7,8,10)&& 六、已知四位移位寄存器CT74195的功能表如下：（15分）（1）采用CT74195，设计13分频器，写出态序表, 画出逻辑电路图。（2）采用CT74195，设计M=5的环形计数器，写出态序表, 画出逻辑电路图。解:(1)(2)七、PLA和D触发器组成的同步时序电路如下图所示。要求：(20分)（1）写出电路的驱动方程、输出方程。（2）分析电路功能，画出电路的状态转换图。解：（1）根据PLA与―或阵列的输入/输出关系，可直接得到各触发器的激励方程及输出方程：D0 = Q0 + Q1Q0&&&&&&&&&& D1 = Q1Q0+ Q1Q0D2 = Q0 Q2+ Q2Q0QCC = Q0 Q1Q2+Q0 Q1 Q2（2）先设定电路的状态，根据触发器的激励方程和输出方程，可列出真值表所示的电路状态转换表，并画出电路状态转换图。该电路是能够自启动的同步六进制计数器。&
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