专利 CNA - 使用张应力应变膜的sram器件 -
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A, CN A, CN , CN-A-, CN A, CNA, CN, CN.6, PCT/, PCT/US/, PCT/US/, PCT/US/6/024680, PCT/US/6/24680, PCT/US, PCT/US, PCT/US, PCT/US, PCT/US6/024680, PCT/US6/24680, PCT/US6024680, PCT/US624680, , , ,
(6) , 使用张应力应变膜的sram器件CN
A 本发明提供使用张应力应变膜(tensile-stressed strain film)的静态随机存取存储器(SRAM)器件以及制造此等SRAM器件的方法。在一实施例中，SRAM器件(50)包括被电连接及实体上(physically)隔离的N型场效应晶体管(NFET)(54)与P型场效应晶体管(PFET)(52)。PFET(52)具有栅极区(64)、源极区(60)与漏极区(58)。张应变应力膜设在PFET(52)的栅极区(64)与至少部分的源极区(60)和漏极区(58)上。制造SRAM器件(50)的存储单元(cell)的方法包括制造覆于衬底(56)上的NFET(54)与PFET(52)。PFET与NFET被电连接且在物理隔离。张应力应变膜(76)沉积在PFET(52)的栅极区(64)与至少部分的源极区(60)和漏极区(58)上。
1、一种SRAM器件(50)，包括：
NFET(54)；
PFET(52)，其被电连接至所述NFET(54)并与所述NFET物理隔离，其中所述PFET(52)具有沟道区(62)、栅极区(64)、源极区(60)与漏极区(58)；以及
张应变应力膜(76)，其被设置在所述PFET(52)的所述栅极区(64)与至少部分的所述源极区(60)和所述漏极区(58)上，其中所述张应变应力膜(76)施加张应力至所述PFET的所述沟道区(62)上。
2、 如权利要求1所述的SRAM器件，其中所述张应变应力膜（76) 包括选自由氧化硅(SiOx，其中（KX)、氮化硅(SiN)、氧氮化硅(SiOxNy， 其中0&X且(KY)及其组合组成的组的材料。
3、 如权利要求1所述的SRAM器件，其中所述张应变应力膜（76) 的厚度介于所述PFET (52)的所述栅极区（64)的厚度的大约1/3至 大约l/2的范围内。
4、 如权利要求1所述的SRAM器件，其中所述张应变应力膜（76) 的厚度介于大约40纳米至大约250纳米的范围内。
5、 一种制造SRAM器件的单元（50)的方法，该方法包括下列歩骤：在衬底（56)的内部与上面制造NFET (54);在所述基片（56)的内部与上面形成具有栅极区（64)、源极区（60) 与漏极区（58)的PFET (52)，使得在制造PFET (52)与所述NFET (54)后，所述PFET (52)与所述NFET (54)电连接并物理隔离； 以及在所述PFET (52)的所述栅极区（64)与至少部分的所述源极区 (60)和所述漏极区（58)上沉积张应变应力膜（76)。
6、 如权利要求5所述的方法，其中沉积张应变应力膜（76)的 步骤包括沉积选自由氧化硅(SiOx，其中（KX)、氮化硅(SiN)、氧氮化硅 (SiOxNy，其中0&X且(KY)组成的组的材料。
7、 如权利要求5所述的方法，其中所述沉积张应变应力膜（76) 的步骤包括沉积所述张应变应力膜使其厚度介于所述PFET (52)的所 述栅极区（64)的厚度的大约l/3至大约l/2的范围内。
8、 如权利要求5所述的方法，其中沉积张应变应力膜（76)的步 骤包括沉积所述张应变应力膜（76)使其厚度介于大约40纳米至大约 250纳米的范围内。
9、 如权利要求5所述的方法，其中在所述PFET (52)的所述栅 极区（64)与至少部分的所述源极区（60)和所述漏极区（58)上沉 积张应变应力膜（76)的步骤包括使用具有大约400瓦或更低的高频 射频等离子激发能量的PECVD沉积工艺沉积氮化硅层。
10、 如权利要求6所述的方法，其中制造NFET (54)的步骤包括 制造具有栅极区（64)、源极区（60)与漏极区（58)的所述NFET， 并且其中在所述PFET (52)的所述栅极区（64)与至少部分的所述源 极区（60)和所述漏极区（58)上沉积张应变应力膜（76)的步骤还 包括在所述NFET (54)的所述栅极区（64)与至少部分的所述源极区(60)和所述漏极区（58)上沉积所述张应变应力膜（76)的步骤。
使用张应力应变膜的SRAM器件技术领域本发明大致系关于存储器器件，且详而言之，系关于SRAM器 件以及使用张应力应变膜以降低PMOS晶体管效能之SRAM存储单元 结构。背景技术存储器器件在数字电子领域系非常重要。存储器器件用来储存软 件程序与经处理之数据。写入存储器，如随机存取存储器(RAM)，对 储存数据系特别重要。只要电源供给至静态RAM(SRAM)器件，写入 至存储单元之数据即能无限期地储存。此外，藉由重新写入存储单元 即能改变储存之数据。然而，不同于动态RAM(DRAM)， SRAM之数 据值不须要周期性地更新。图1为习知SRAM存储单元'10之概要图。因SRAM存储单元 IO包含六个晶体管，故称为6T存储单元。详而言之，该存储单元包含 拉低（pull-down)NMOS场效应晶体管（NFET)12与14 、拉高 (pull-up)PMOS场效应晶体管（PFET)16与18以及沟道-栅极 (pass-gate)NFET20与22。晶体管对12与16形成第一反相器，而晶体 管对14与18形成第二反相器。第一反相器(NFET12与PFET16)之输 入与第二反相器(NFET14与PFET18)之输出耦合。类似地，第二反相 器(NFET14与PFET18)之输入与第一反相器(NFET12与PFET16)之输 出耦合。藉此安排而形成数字闩锁(latch)。包含NFET12、 PFET16、 NFET14与PFET18之数字闩锁有二个关键节点24与26。数字闩锁能 电性地维持下列两种状态之一： 一种状态系节点24为高、节点26为 低；另一种状态系节点24为低、节点26为高。沟道-栅极NFET20与22用来控制数字闩锁之存取。沟道-栅极 NFET20与22由在字符线(WL)28中传递之一般讯号所控制。当浮出 (assert)WL28时，沟道-栅极NFET20与22打开。在此状态，字节线
(BL)30与节点24耦合，字节线条(bit line bar, BLB)或互补字节线32 与节点26耦合。若字符线28之浮出是由于单元10之「读取」操作， 则字节线30与字节线条32之讯号线将与字节线感应放大器(未图标) 之高阻抗输入台耦合。此放大器将用于读取字节线30与字节线条32 中讯号之电压状态(高或低)，藉而决定单元10之储存状态。若字符线 28之浮出是由于单元10之「写入」操作，则写入电路(未图标)将驱使 字节线30与字节线条32之讯号至相反电压(Vdd与Vss)。此将迫使数 字闩锁节点24与26至适当之写入状态。当不浮出字符线28时，沟道 -栅极NFET20与22关闭，数字闩锁保持着写入状态。存储器数组能有许多存储单元10之设计，以便储存大量数据。 然而，整合更多电路至单一集成电路上之需求从未停止。在芯片上整 合整个系统之目标已引发以下动机：使那些系统包含更多存储器容量， 而因此，增加集成电路密度以使芯片上给定区域内包含更多存储单元。一种通常使存储器电路变得更紧密之方法，为简单地减小电路构 成元素之特征(线宽与空间)尺寸。藉减小尺寸，能提高SRAM存储单 元之密度。然而，减小存储单元特征之宽度与空间时，若减小太多则 会降低电性稳定度，因而降低存储器之加工性。 '因此，需要一种能作尺寸縮放而无显著降低加工性之存储单元。 此外，需要一种具有所欲性能特性之縮放存储单元的制造方法。再者， 从下文详细说明以及所权利要求，并结合附图与先前技术的叙述，本 发明其它所欲之特征与性质将变得很明显。发明内容提供一种SRAM器件。该SRAM器件包含NFET与PFET，该 PFET系与NFET电连接且与NFET物理隔离。PFET具有沟道区、栅 极区、源极区与漏极区。张应变应力膜设在PFET之栅极区以及至少部 分之源极区与漏极区上。张应变应力膜施加张应力至PFET之沟道区 上。提供一种制造SRAM器件之存储单元(cell)方法。该方法包括在 衬底内与衬底上制造NFET。具有栅极区、源极区与漏极区之PFET形 成在衬底内与衬底上，使得根据PFET与NFET之制造，PFET与NFET 电连接并物理隔离。张应变应力膜沉积在PFET之栅极区以及至少部分 之源极区与漏极区上。提供一种在制造CMOS器件时降低PFET之载子移动性之方法。 该方法包括在衬底内与衬底上制造NFET。具有栅极区、源极区与漏极 区之PFET形成在衬底内与衬底上，使得根据PFET与NFET之制造， PFET与NFET电连接并物理隔离。氮化硅膜沉积在PFET之栅极区以 及至少部分之源极区与漏极区上，使得单轴张应变(uniaxial tensile strain)施加至PFET之沟道区。附图说明如上所述，藉由伴随之下列图式而描述本发明，其中相似的组件 符号表示相似的组件，其中：图1为SRAM器件之习知六晶体管存储单元之概要说明；图2为本发明示范实施例之截面图；图3为测定图1中存储单元静态噪声界限之蝴蝶曲线；图4为本发明另一示范实施例之截面图；以及第5至7图显示依照本发明示范实施例之存储单元构造之制造程序。具体实施方式以下本发明之详细叙述，本质上仅用来例释，而非用来限制本发 明或本发明之应用与使用。再者，无意以先前技术中所述之任何理论， 或以下本发明之详细叙述来束缚本发明。参考图2，其为依照本发明一示范实施例之SRAM器件中， 一部 分存储单元50之说明。该一部分存储单元包括形成在衬底56之N型 区57之PFET52，例如图1中拉高PFET16或PFET18;以及形成在衬 底56之P型区59之NFET54，例如图1中拉低NFET12或NFET14。 将PFET52与NFET54制造在衬底56内及衬底56上，该衬底例如为硅 衬底或任何其它半导体工业习知之适合衬底。PFET52包含源极区60、 漏极区58以及其上覆盖有栅极区64之沟道区62。类似地，NFET54 包含源极区66、漏极区68以及其上覆盖有栅极区72之沟道区70。
PFET52与NFET54系电连接，其说明如图1中PFET16与NFET12之 电连接或PFET18与NFET14之电连接，但是以浅沟隔离区74做物理 隔离。存储单元50复包含张应力应变膜76，系形成在PFET52之栅极区 64以及至少一部分之源极区58与漏极区60上。当张应力应变膜76 沉积在PFET52之栅极区64以及至少一部分之源极区58与漏极区60 上时，张应力应变膜76可包括任何材料，并且施加单轴张应变至 PFET52之沟道区62。适用于形成张应力应变膜76之材料范例包括， 但不限制为氧化硅(SiOx，其中0&X)、氮化硅(SiN)、氧氮化硅(SiOxNy， 其中0&X且0&Y)、及其组合。张应力应变膜76所具有之厚度足够使 其在沟道区62施加单轴张应力，但非厚到使衬底56过度应变而有缺 陷。本发明一示范实施例中，张应力应变膜76厚度范围为栅极区64 厚度之约1/3至约1/2。本发明较佳实施例中，张应力应变膜76厚度范 围为约40纳米(nanometer)至约250纳米。本发明更佳实施例中，张应 力应变膜76厚度范围为约80纳米至约110纳米。张应力应变膜76藉由降低穿过沟道区62之载子移动性，而来降 低PFET52之电性强度。如前所述，此PFET52电性强度之降低，能用 来縮小存储单元50之尺寸。 —静态噪声界限(static noise margin, SNM)系定义存储单元(如图2 中存储单元50)操作稳定性之主要因子。存储单元之静态噪声界限之测 定，系藉由获得存储单元之「蝴蝶」（"butterfly")曲线100(如图3所示) 来进行。参考图1与图3，藉由绘出互补节点26之电压位准得到曲线 102时浮出节点24之电压，来得到蝴蝶曲线。藉绘出节点24之电压位 准时浮出节点26之电压，获得互补曲线104，该互补曲线经在相同图 上映照及反射，然后得到蝴蝶曲线100。每一电压扫过时，字符线28 与字节线30、 32电压保持在Vdd以刺激存储单元实际操作状态。静态 噪声界限之定义为：在蝴蝶曲线两叶内，所能绘出之最大正方形108 边长106(单位毫伏特，mV)。典型地，使静态噪声界限最大化，以确保快取存储器中存储单元 之稳定度。静态噪声界限之增加，可藉由增加反相器(包含拉高PFET16 或18)之拉高PFET16或18强度(亦即，当晶体管打开时，从漏极区通
过至源极区之起始电流)对个别拉低NFET12或14强度之比率来进行。 晶体管强度或起始电流系直接和晶体管宽对晶体管长之比率成比例。 因此，晶体管强度之比率为晶体管尺寸(宽/长)比率之函数。通常将存储单元之晶体管比率(以及尺寸)最佳化，以产生健全之静 态噪声界限。如使用张应力应变膜之情况，当晶体管性质改变时，该 比率亦改变，因而需要重新计算晶体管尺寸对保持初始、最佳化晶体 管之比率。因使用张应力应变膜减弱了PFET强度，故为保持相同晶体 管比率与静态噪声界限性质，必须减弱拉下NPET之强度。 一种使 NFET强度减弱之方法为縮小NFET尺寸(宽/长)。因此，藉由使用覆盖 在拉高PFET16、 18上之张应力应变膜，可縮小相对应NFET12、 14 之尺寸，如此便縮小整个存储单元50之尺寸，并维持了具有所欲静态 噪声界限之存储单元之稳定性。此外，縮小存储单元尺寸时，藉由最 佳化晶体管静态噪声界限比率，能够降低存储单元之操作电压。本发 明另一示范实施例中，PFET16、 18尺寸可縮小或最小化，且张应力应 变膜可沉积在PFET上。关于这点，藉由更进一步降低NFET尺寸， NFET强度可相应地减弱，以便保持相同器件比率与静态噪声界限性 质。 - .因此，縮放SRAM器件中存储单元尺寸之方法，可从选择或指定 数值，使存储单元拉高PFET之强度对拉低NFET之强度达到所欲之比 率(依照下列方程式形成具有PFET之反相器)来开始： 比率产拉高PFET强度^拉低NFET强度！。虽然PFET可设计成任何所欲之初始尺寸，但通常依照将用于存储 单元设计之一组设计规则，使拉高PFET尺寸在初始时最小化。当张应 力应变膜沉积在PFET上时，藉由例如实验之方式来测定PFET强度(亦 即，强度2)。接着，用约等于比率，之PFET强度2，依照下列方程式 计算NFET第二强度，产生比率2: 比率产比率2=拉高PFET强度2/拉低NFET强度2，或 拉低NFET强度2=拉高PFET强度2/比率,。计算拉低NFET之第二强度(其小于拉低NFET强度0后，因为拉 低NFET强度系直接和拉低NFET之宽对长比率成比例，所以能计算 出NFET之新縮小尺寸。
参考图4，其为依据本发明另一示范实施例之说明。SRAM器件之 一部分存储单元150包括PFET52(如图2中PFET52);以及NFET54(如 图2中NFET54)。存储单元150还包括张应力应变膜152覆盖在PFET52 及NFET54 二者之栅极区与至少一部分之源极区与漏极区。张应力应 变膜152可由任何材料形成，并可具有上述图2中张应力应变膜76之 任何厚度。如上所述，本发明张应力应变膜152藉由降低穿过沟道区 62之载子移动性，而降低PFET52电性强度。反之，张应力应变膜152 藉由增加穿过沟道区70之载子移动性，而提高NFET54电性强度。如 此，为保持预定之晶体管比率，假定最佳化产生健全静态噪声界限， 则NFET54强度必须减弱以便补偿PFET52强度降低，并补偿NFET54 强度增加。因此，NFET54尺寸可适当地縮小，此因而縮小整个存储单 元150之尺寸，而产生存储器数组。第5至7图说明制造SRAM存储单元(如图2中存储单元50或图 4中存储单元150)之工艺示范实施例。参考图5，工艺包括在衬底内与 衬底上，如衬底56之P型部分59，制造NFET(如图2中NFET54)。 NFET54包括N型源极区66、 N型漏极区68与栅极区72。可使用任 何适当的习知之NFET制造方法。在NFET制造前、制造中或制造后， PFET如PFET52形成在衬底之N型部分57内与N型部分57上，以便 与NFET形成反相器。PFET52包括P型漏极区58、 P型源极区60与 栅极区64。可使用任何适当的习知之PFET制造方法。例如，可应用 该工艺作为CMOS集成电路制造流程之一部分，其中，NFET与PFET 皆形成在硅晶圆内或硅晶圆上。NFET54与PFET52皆制造，使得一旦 制造PFET与NFET时，PFET与NFET可电连接并物理隔离。接着，参考图6，张应力应变膜(如图2中张应力应变膜76)可沉积 覆盖在PFET52与NFET54之栅极区及至少一部分之源极区与漏极区 上。如上所述，PFET沟道区之张应力导致穿过PFET沟道之载子移动 性降低，因而降低PFET性能。反之，NFET沟道区之张应力导致穿过 NFET沟道之载子移动性提高。张应力应变膜76可利用半导体工业上 任何适当之习知方法来沉积，例如，物理气相沉积(PVD)、化学气相沉 积(CVD)、原子层沉积(ALD)等。本发明示范实施例中，张应力应变膜 76为氮化硅层，可利用电浆辅助化学气相沉积法(PECVD)来沉积，该
PECVD使用NH3、 SiH4与&气体，在压力约1至约10托(torr)(较佳 为1.7至2.1托)，使用约400瓦之高频射频等离子激发能量，或约13.56 百万赫兹(MHz)频率之较低激发能如约300至约400瓦。此外，可使用 低频射频加热器能，例如，约400至约500瓦。本发明一示范实施例 中，PECVD工艺包括在温度约300至约500。C沉积氮化硅层时，提供 流速约2至约4标准升分(slm)之NH3气体、约300至约400标准毫升 分(sccm)之SiH4气体及约2至约4标准升分之N2气体。虽可应用其它 工艺参数与技术来形成张应力应变膜，但发现低位准之电浆激发电压 与低频无线电波加热器之组合使用，给予PFET沟道上及NFET沟道上 之张应变。张应力应变膜沉积后，若欲有诸如图4中存储单元150之 存储单元构造，则可进行进一步之习知后端工艺，例如，制造一个或 多个互连构造，以使晶体管栅极区与源/漏极区对其他电性组件做后续 之互连。在本发明一可替代之实施例中，若欲有诸如图2中存储单元50之 存储单元构造，则可继续进行以下工艺：在PFET52上之张应力应变膜 76上，形成图案化光阻掩模(resist mask)200，并暴露NFET54上之张 应力应变膜76部分，如图7所示。可应用本领域习知之任何适当微影 术或其它图案化技术形成光阻掩模200。进行图案化之蚀刻工艺，以移 除NFET54上已暴露之张应力应变膜76部分，而保留PFET52晶体管 上之张应力应变膜76，此产生图2之存储单元50构造。可使用任何适 当之湿式或干式蚀刻工艺，以移除依照本发明所暴露之张应力应变膜 76。从NFET54移除张应力应变膜后，则可进行进一步之习知后端工 艺。在本发明以上详细阐述中，已举出至少一个示范实施例，应理解 本发明存在许多之变化。亦应明白示范实施例仅是作为范例，而非欲 以任何方式来限制本发明之范围、应用性或组态。相反地，以上之详 细说明将提供给该些具本领域技艺者一个便利的指示，用以执行本发 明之示范实施例。应明了，如以下权利要求及其法定均等范围所提出 者，在不背离本发明范畴下，示范实施例所述之组件功能与排列可有 各种变化。
国际分类号 合作分类, , ,
欧洲专利分类号H01L29/78R2, H01L27/11, H01L27/11F, H01L29/78C14GrantedCOR Free format text: CORRECT: ADDRESS; FROM: CALIFORNIA STATE, USA TO: CAYMAN ISLANDS GRAND CAYMAN ISLANDASS Effective date: Owner name: GLOBALFOUNDRIES INC.Free format text: FORMER OWNER: ADVANCED MICRO DEVICES INC.C41Transfer of the right of patent application or the patent rightC10Request of examination as to substanceC06Publication旋转&2012 Google在ROM、SRAM、DRAM的基本存储单元中,分别是利用什么方法来记忆二进制数字0、1的?
在ROM、SRAM、DRAM的基本存储单元中,分别是利用什么方法来记忆二进制数字0、1的?
ROM是只读储存器，掩膜只读储存器是在出厂时内部储存的数据就已经固化在芯片内部，其单元中地址的字线和位线的每个交叉点都是一个储存单元，交点处接有二极管（或MOS管）时相当于存1，没接时相当于存0，利用的是二级管（或MOS管）的导通产生相对应的电平。（至于PROM,EPROM,EEPROM就不解释了）
SRAM是态随机储存器，是在SR锁存器的基础上附加啊门控管而构成，靠锁存器的自保功能储存数据。
DRAM是动态随机储存器，利用MOS管栅极电容可以储存电荷的原理制成。
提问者 的感言：谢谢
其他回答 (4)
ROM 啊，这么简单！
利用2进制的数据算法来记忆的，也就是通过针对2进制的算法来进行存储2进制内容。
都是利用二进制的方法来记忆的。
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