如何将MCO1fpga输出时钟信号50MHz时钟

来源：蜘蛛抓取(WebSpider) 时间：2015-12-28 04:32 标签： fpga 引脚 做时钟输出
如何将50Mhz时钟，倍频到400M输出，时钟由晶振提供。芯片是Xilinx公司的xc3s250E，应用软件是xilinx Ise_百度知道
如何将50Mhz时钟，倍频到400M输出，时钟由晶振提供。芯片是Xilinx公司的xc3s250E，应用软件是xilinx Ise
提问者采纳
用数字时钟管理模块DCM
嗯，这个我知道的，能不能说说具体操作？谢谢
提问者评价
好的，非常感谢。我现在应经开始调用了
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其他1条回答
这个FPGA最高只支持333MHz的频率。倍频一般使用DCM，FPGA自带的IP核
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设计分频器实现：输入时钟频率为50MHZ,输出400HZ、100HZ、25HZ、1HZ时钟
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&&设​计​分​频​器​实​现​：​输​入​时​钟​频​率​为0​M​H​Z​,​输​出0H​Z​、0H​Z​、5​H​Z​、H​Z​时​钟
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飞思卡尔KinetisL系列MCU的时钟运行机制分析与编程方法
第42卷第5期
201410福州大学学报（自然科学版）JournalofFuzhouUniversity（NaturalScienceEdition）Vol．42No．5Oct．2014DOI：10．7631/issn．．94文章编号：（94－06
飞思卡尔KinetisL系列MCU的时钟运行机制分析与编程方法
朱仕浪1，2，王宜怀2，冯德旺1
（1．福建农林大学计算机与信息学院，福建福州．苏州大学计算机科学与技术学院，江苏苏州215006）
摘要：飞思卡尔KinetisL系列MCU时钟系统含有内部参考时钟源、锁频环FLL、锁相环PLL、震荡器OSC、实
时时钟ＲTC等时钟源机构，并提供了多种时钟模式为各种低功耗应用提供了技术基础．本文基于KL25时钟系
统工作机制的剖析、时钟的测试、分析以及时钟模式的比较，简洁梳理时钟模式、时钟源的频率、精度、应用
范围、工作条件、配置要点等技术要素和编程要点．以串口UAＲT的时钟选用为实例，给出具体的时钟选用
关键词：多功能时钟发生器；低功耗；振荡器；锁相环；锁频环
中图分类号：TP391文献标识码：A
Operationmechanismanalysisandprogrammingmethodsof
FreescaleKinetisLseriesMCUclock
ZHUShi－lang1，2，WANGYi－huai2，FENGDe－wang1
（1．CollegeofComputerandInformation，FujianAgricultureandForestryUniversity，Fuzhou，Fujian350002，China；
2．SchoolofComputerScienceandTechnology，SoochowUniversity，Suzhou，Jiangsu215006，China）
Abstract：FreescaleKinetisLseriesMCUclocksystemincludesaninternalreferenceclocksource，lockedloopFLL，phase－lockedloopPLL，oscillatorOSC，theＲTCandotherinstitutions．Thevari-
ousclockmodesprovidethetechnicalfoundationforavarietyoflow－powerapplications．Facedwith
suchamultifunctionalclocksystemhowtoproperlyconfigureandrationaluseoftheseclocksources，itisworthyoffurtheranalysis．Thepaperconcisecombedclockmode，theclocksourcefrequency，accuracy，rangeofapplications，workingconditions，configuringpointandothertechnicalfactorsand
programmingelementsbasedontheanalysisoftheworkingmechanismoftheclocksystemKL25，tes-
ting，andthecomparison．Thepaperprovidesagoodreferenceforareasonablechoiceandproperly
configuredclocktoembeddedsystemsdevelopment．
Keywords：MCG；lowpower；OSC；PLL；FLL
KL25是飞思卡尔公司在2013年正式上市、采用AＲMCortex－M0+内核的KinetisL系列的MCU，具有多功能时钟机制、超低功耗、应用设计方便等特点，是目前市场传统8位/16位MCU应用领域的32位
［1］升级换代产品．正确的配置和合理的选用时钟有利于提高嵌入式系统的实时性、稳定性和降低系统的
［2］功耗．目前，通过时钟机制降低嵌入式系统功耗的研究较多，如：张志永研究MSP43O系列MCU时钟
［3］［4］系统通过选择不同时钟源控制MCU的功耗；朱晓东等研究了多时钟域和系统的功耗问题；续蕾对
S3C244O的实时时钟ＲTC的应用进行了研究．本文对KL25时钟系统的工作机制进行了剖析，对内部参
1kHzLOP时钟源以及各种时钟模式提供的时钟进行了测试和分析；对多功能时钟考时钟、外部时钟源、
发生器MCG提供的多种时钟模式进行分析和比较；对各种时钟源和时钟模式的配置要点进行了归纳；并对各种时钟源的频率、精度、应用范围、低功耗下的工作情况进行了总结．最后，以串口UAＲT的时钟选用为实例，给出具体的时钟选用过程．
收稿日期：
通讯作者：朱仕浪（1970－），硕士，讲师，主要从事嵌入式系统、物联网技术研究，zsl．com
基金项目：国家自然科学基金资助项目（）；福建省自然科学基金资助项目（）；福建省教育厅B类
基金资助项目（JB12061）
贡献者：兰若旗云在FPGA中，如何实现一个时钟信号的可控延时？ （用高频50MHZ的时钟去延时一个22KHZ的信号）_百度知道
在FPGA中，如何实现一个时钟信号的可控延时？ （用高频50MHZ的时钟去延时一个22KHZ的信号）
22KHZ的一个同步信号，现在需要进行延时，采用FPGA的内部50MHZ时钟取实现
提问者采纳
mclk=50M，仅可做一个基本出发点来参考;ouptut lclkout，lclkout=22k延时时钟输出;=delay_word) begin lclkout=1!lclk)
lf=1; endendalways @(posedge lclk or negedge lclk)beginif (lclk)
n_c=0,lclkout);=delay_word) begin lclkout=0，delay_word控制延时字,lclk,delay_word,lclk=22k输入,n_c;reg [11;if (.module clkdelay (input [11; if(lclkout) hf=0;
p_c=0;if(p_c&gt:0] delay_if(n_c& endif (lf) n_c=n_c+1:0] p_c;always @(posedge mclk)beginif (hf) p_c=p_c+1,lf!lclkout) hf=0没细考虑也没验证, if(
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用计数器记录信号电平改变的时间，从新计数输出。然后用这个信号去采样22kHz的信号，建议用PLL把时钟提高，然后加上延时，记录相邻几次的值（总时间大于延迟时间就可以了）如果是FPGA的话
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