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数字电路面试题及答案同步电路和异步电路的区别是什么？（仕兰微电子）异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间，待下面介绍。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。下面介绍一下建立保持时间的问题。建立时间(ｔｓｕ)是指在触发器的时钟上升沿到来以前，数据稳定不变的时间。如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(ｔｈ)是指在触发器的时钟上升沿到来以后，数据稳定不变的时间。如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立时间和保持时间的要求，否则电路就会出现逻辑错误。在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系组合电路与时序电路区别组合逻辑电路是具有一组输出和一组输入的非记忆性逻辑电路，它的基本特点是任何时刻的输出信号状态仅取决于该时刻各个输入信号状态的组合，而与电路在输入信号作用前的状态无关。组合电路是由门电路组成的，但不包含存储信号的记忆单元，输出与输入间无反馈通路，信号是单向传输，且存在传输延迟时间。组合逻辑电路的功能描述方法有真值表、逻辑表达式、逻辑图、卡诺图和波形图等。时序逻辑电路与组合逻辑电路不同，在逻辑功能及其描述方法、电路结构、分析方法和设计方法上都有区别于组合电路的明显特点。在时序逻辑电路中，任意时刻的输出信号不仅和当时的输入信号有关，而且还与电路原来的状态有关，这是时序逻辑电路在逻辑功能上的特点。因而时序逻辑电路必然包含存储记忆单元电路。描述时序电路逻辑功能的方法有：三个方程（输出方程、驱动方程（或激励函数）、状态方程）、状态转换表、状态转换图和时序图等。3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用 oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。4、什么是Setup 和Holdup时间？（汉王笔试）建立时间(ｔｓｕ)是指在触发器的时钟上升沿到来以前，数据稳定不变的时间。如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(ｔｈ)是指在触发器的时钟上升沿到来以后，数据稳定不变的时间。如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立时间和保持时间的要求，否则电路就会出现逻辑错误。在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch5、setup和holdup时间,区别.（南山之桥）6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 上海笔试试题）Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time 不够，数据同样不能被打入触发器.建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）竞争和冒险竞争&:&在组合逻辑电路中，某个输入变量通过两条或两条以上的途径传到输出端，由于每条途径延迟时间不同，到达输出门的时间就有先有后，这种现象称为竞争。把不会产生错误输出的竞争的现象称为非临界竞争。把产生暂时性的或永久性错误输出的竞争现象称为临界竞争&。冒险：是指数字电路中某个瞬间出现了非预期信号的现象。“1”冒险是由一个变量的原变量和反变量同时加到与门输入端造成的。“0”冒险是由一个变量的原变量和反变量同时加到一个或门输入端造成的。判别方法：1)代数法：逻辑函数表达式中，若某个变量同时以原变量和反变量两种形式出现，就具备了竞争条件。去掉其它变量，留下有竞争能力的变量，如果表达式为：F=A+/A,就会产生“0”冒险；F=A*/A，就会产生“1”冒险。2)卡诺图法: 只要在卡诺图中存在两个相切但不相交的圈（“0”冒险是1构成的圈，“1”冒险是0构成的圈），就会产生冒险。消除方法：1)修改设计法: 1代数法，在产生冒险现象的逻辑表达式上，加上冗余项或乘上冗余因子；2卡诺图法，将卡诺图中相切的圈用一个多余的圈连接起来。2)选通法: 在电路中加入选通信号，在输出信号稳定后，选通允许输出，从而产生正确输出。3)滤出法: 由于冒险脉冲是一个非常窄的脉冲，一二可以在输出端接一个几百微法的电容，，将其滤出掉9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。11、如何解决亚稳态。（飞利浦－大唐笔试）亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。12、IC设计中同步复位与异步复位的区别。（南山之桥）同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态13、MOORE 与 MEELEY状态机的特征。（南山之桥）Moo re 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关, 这14、多时域设计中,如何处理信号跨时域。（南山之桥）不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）Delay & period - setup ? hold Delay & period - setup C hold16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华为）T3setup&T+T2max,T3hold&T1min+T2min17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-&q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA
上海笔试试题）18、说说静态、动态时序模拟的优缺点。（威盛VIA
上海笔试试题）T+Tclkdealy&Tsetup+Tco+T Thold&Tclkdelay+Tco+T19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA 上海笔试试题）静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）22、卡诺图写出逻辑表达使。（威盛VIA
上海笔试试题）23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）卡诺图化简：一般是四输入，记住00 01 11 10顺序，0 1 3 24 5 7 612 13 15 148 9 11 1024、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09）25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等27、用mos管搭出一个二输入与非门。（扬智电子笔试）28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题circuit design-beijing-03.11.09）29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试）30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA
上海笔试试题）31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）input a,b;assign c="a"?(~b):(b);32、画出Y=A*B+C的cmos电路图。（科广试题）33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子）35、利用4选1实现F(x,y,z)=xz+yz’。（未知）x,y作为4选1的数据选择输入，四个数据输入端分别是z或者z的反相，0，136、给一个表达式f=xx-xx+xx-xx+xx-xxx+xx-xx用最少数量的与非门实现（实际上就是化简）。化成最小项之和的形式后根据~(~(A*B)*(~（C*D）))=AB+CD37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon笔试）思路：得出逻辑表达式，然后根据输入计算输出38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）39、用与非门等设计全加法器。（华为） 见数电书40、给出两个门电路让你分析异同。（华为）41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子） 写逻辑表达式，然后化简42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0 多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）写逻辑表达式，然后化简43、用波形表示D触发器的功能。（扬智电子笔试）44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）45、用逻辑们画出D触发器。（威盛VIA
上海笔试试题）46、画出DFF的结构图,用verilog实现之。（威盛）IBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DCFQ ISPORT(CLK:IN STD_LOGIC;D:IN STD_LOGIC;Q:OUT STD_LOGIC);END DCFQ;ARCHITECTURE ART1 OF DCFQ ISBEGINPROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1')THENQ&=D; END IF;END PROCESS;END ART1;47、画出一种CMOS的D锁存器的电路图和版图。（未知）48、D触发器和D锁存器的区别。（新太硬件）缓冲器可以增加系统的负载能力，比如数据缓冲器。锁存器可以实现对信号的暂时锁存，增加系统的输出能力。49、简述latch和filp-flop的异同。（未知）结论-- 寄存器（register)：一般是指边沿触发的触发器，概念有点模糊。-- 锁存器（latch)：电平触发。-- 触发器（flip-flop)：边沿触发-- 在fpga中一般避免用latch，因为在FPGA中触发器资源丰富，不用白不用，latch由于是电平触发的， 相对触发器来说容易产生毛刺，电路不稳定。latch的优点是完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。50、LATCH和DFF的概念和区别。（未知）51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。（南山之桥）latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。52、用D触发器做个二分颦的电路.又问什么是状态图。（华为） 见VHDL常用基本程序（偶数分频）53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）直接D触发器Q反相输出接到数据输入55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出 carryout和next-stage. （未知）57、用D触发器做个4进制的计数。（华为）58、实现N位Johnson Counter,N=5。（南山之桥） 见VHDL常用基本程序（计数器）59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰微电子）60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知） 见VHDL常用基本程序（计数器）61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥）非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中62、写异步D触发器的verilog module。（扬智电子笔试） 见EDA书P183VHDLmodule dff8(clk , reset, d, q);input [7:0]output [7:0]reg [7:0]always @ (posedge clk or posedge reset)if(reset)q &= 0;elseq &=endmodule63、用D触发器实现2倍分频的Verilog描述？（汉王笔试）module divide2( clk , clk_o, reset); input clk ,output clk_o;always @ ( posedge clk or posedge reset) if ( reset) out &= 0;else out &= assign in = ~ assign clk_o = endmodule64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？ b) VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）PAL，PLD，CPLD，FPGA。module dff8(clk , reset, d, q);always @ (posedge clk or posedge reset) if(reset)q &= 0; else q &= endmodule65、请用HDL描述四位的全加法器、5分频电路（仕兰微电子见VHDL常用基本程序(全加器)66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）见VHDL常用基本程序（计数器）67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA
上海笔试试题）69、描述一个交通信号灯的设计。（仕兰微电子）70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数。（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求。（未知）72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计 工程中可使用的工具及设计大致过程。（未知）73、画出可以检测10010串的状态图,并verilog实现之。（威盛）74、用FSM实现101101的序列检测模块。（南山之桥）a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。例如a：
b： 请画出state machine；请用RTL描述其state machine。（未知）75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐笔试）76、用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）见VHDL常用基本程序（FIFO存储器077、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。（仕兰微电子）78、sram，falsh memory，及dram的区别？（新太硬件面试）sram：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，不像DRAM 需要不停的REFRESH，制造成本较高，通常用来作为快取(CACHE) 记忆体使用flash：闪存，存取速度慢，容量大，掉电后数据不会丢失dram：动态随机存储器，必须不断的重新的加强(REFRESHED) 电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比sram便宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用。79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9 －14b)，问你有什么办法提高refresh time，总共有5个问题，记不起来了。（降低温度，增大电容存储容量）（Infineon笔试）80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛笔试题circuit design-beijing-03.11.09）81、名词:sram,ssram,sdramSram：静态随机存储器同 ssram：同步静态随机存储器SDRAM：同步动态随机存储器同步静态随机访问存储器SSRAM（Synchronous Static Random Access Memory），步静态随机访问存储器SSRAM（Synchronous Static Random Access Memory）， 同步静态随机访问n名词IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuest BIOS: Basic Input Output SystemUSB: Universal Serial Bus VHDL: VHIC Hardware Description LanguageSDR: Single Data Rate压控振荡器的英文缩写(VCO)。 动态随机存储器的英文缩写(DRAM)。名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散傅立叶变换)或者是中文的，比如：a.量化误差 b.直方图 c.白平衡
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《数电》填空,选择,判断
第一章一、选择题1．以下代码中为无权码的为A. 8421BCD码
B. 2421BCD码
C. 余三码2．一位十六进制数可以用A. １
D. 163．十进制数25用8421BCD码表示为。A.10 101
D.101014．在一个8位的存储单元中，能够存储的最大无符号整数是。A.（256）10
B.（127）10
C.（FF）16
D.（255）105．与十进制数（53.5）10等值的数或代码为 ABCD
。A.(01)8421BCD
B.(35.8)16
D.(65.4)86．与八进制数(47.3)8等值的数为：
B.(27.6)16
C.(27.3 )16
D. ()27．与模拟电路相比，数字电路主要的优点有 BCD
。A.容易设计
B.通用性强
C.保密性好
D.抗干扰能力强8. 当逻辑函数有n个变量时，共有
个变量取值组合？A. n
D. 2n9. 逻辑函数的表示方法中具有唯一性的是
。A .真值表
D.卡诺图 10.F=AB+BD+CDE+AD=
C.(A?D)(B?D)
D.(A?D)(B?D)11.逻辑函数F=A?(A?B)=
D. A?B12．A+BC=
C.(A+B)(A+C)
D.B+C13．在何种输入情况下，“与非”运算的结果是逻辑0。 DA．全部输入是0
B.任一输入是0
C.仅一输入是0
D.全部输入是114、逻辑函数中的逻辑“与”和它对应的逻辑代数运算关系为（ B ）。A、逻辑加
C、逻辑非15、十进制数100对应的二进制数为（ C ）。A、1011110
B、1100010
C、1100100
D、16、和逻辑式AB表示不同逻辑关系的逻辑式是（ B ）。A、A?B
D、AB?A17、数字电路中机器识别和常用的数制是（ A ）。A、二进制
D、十六进制 18、求一个逻辑函数F的对偶式，可将F中的（ ACD ）。A .“?”换成“+”，“+”换成“?”
B、原变量换成反变量，反变量换成原变量C、变量不变
D、常数中“0”换成“1”，“1”换成“0”19、n个变量函数的最小项是（
C ）A、n个变量的积项，它包含全部n个变量
B、n个变量的荷香，它包含n个变量C、每个变量都以原、反变量的形式出现，且仅出现一次
D、N个变量的和项，它不包含全部变量20、逻辑函数F=（A+B）（A+C）（A+D）（A+E）=（
B ）A、AB+AC+AD+AE
B、A+BCEDC、（A+BC）（A+DE）
D、A+B+C+D21、表示最大的3位十进制数，需要（
C ）位二进制数A
1122、完成下列数制之间的转换）（＝（29.5）10＝（ 35.4）8＝（1D.8）16（57.625）10＝（()2=( 71.5 ）8＝（ 39.A ）1637、完成下列数制与码制之间的转换（6分）（47）10＝（ ）余3码＝（
）8421码（25.25）10＝（ 20101 ）8421BCD＝（0BCD＝（31.2）8二、判断正误题2、异或函数与同或函数在逻辑上互为反函数。
（ 对 ）3、8421BCD码、2421BCD码和余3码都属于有权码。
（ 错 ）4、二进制计数中各位的基是2，不同数位的权是2的幂。
（ 对 ）3、每个最小项都是各变量相“与”构成的，即n个变量的最小项含有n个因子。（ 对 ）4、因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。
（ 错 ）5、逻辑函数F=AB+AB+BC+BC已是最简与或表达式。
（ 错 ）6、利用约束项化简时，将全部约束项都画入卡诺图，可得到函数的最简形式。（ 错 ）7、卡诺图中为1的方格均表示逻辑函数的一个最小项。
（ 对 ）8、在逻辑运算中，“与”逻辑的符号级别最高。
（ 错 ）9、标准与或式和最简与或式的概念相同。
（ 对 ）10、二极管和三极管在数字电路中可工作在截止区、饱和区和放大区。
（ 错 ）11、8421 码1001 比0001大。
（ 对 ）12、数字电路中用“1”和“0”分别表示两种状态，二者无大小之分。
（ 对 ）13、格雷码具有任何相邻码只有一位码元不同的特性。
（ 对 ）14、在时间和幅度上都断续变化的信号是数字信号，语音信号不是数字信号。（ 错
）三、填空题1.
数字信号的特点是在 时间 上和
幅值 上都是断续变化的，其高电平和低电平常用和来表示。 2.
分析数字电路的主要工具是，数字电路又称作 。3.
在数字电路中，常用的计数制除十进制外，还有、。4.
（1）2=8)165.
( 35.4)8 =（BCD6.
(39.75 )10=（ 28)167.
( 5E.C)16=（ ）2)8108421BCD8.
( 21BCD =（ ）2)878 101610. 逻辑代数又称为代数。最基本的逻辑关系有 常用的几种导出的逻辑运算为非
异或。11. 逻辑函数有四种表示方法，它们分别是 、和12. 逻辑代数中与普通代数相似的定律有
。摩根定律又称为。13. 逻辑代数的三个重要规则是
。14．逻辑函数F=A+B+CD的反函数F=
。15．逻辑函数F=A（B+C）?1的对偶函数是。16．添加项公式AB+AC+BC=AB+AC的对偶式为AA17．逻辑函数F=ABCD+A+B+C+D=18．逻辑函数F=AB?AB?AB?AB。19．已知某函数的对偶式为AB+CD?BC，则它的原函数为A?B?(C?D)?(B?C)。20. 己知某组合电路的输入A、B与输出Y的波形关系如下，则Y和A、B的逻辑关系是21．逻辑函数F（A,B,C,）的卡诺图如图1－1所示，则该函数标准与或式F(A,B,C,)= ?m(0,2,5,7)和最简与或表达式F(A,B,C,)= AC，最简与非－与非表达式为F＝AC?AC，最简或与表达式为F＝(A+C )(A +C，最简或非－或非表达式为F＝(A?C)?(A?C)；并在最简与或表达式的基础上分别用反演规则和对偶规则直接写出F＝ (A+C)(A+C和F’ =AC。22、在正逻辑的约定下，“1”表示“0”表示电平。23、码和码是有权码；24、数字电路中，输入信号和输出信号之间的关系是关系，所以数字电路也称为电路。在中，最基本的关系是 与逻辑 、 或逻辑 和 非逻辑 。第二章一、选择题1. 三态门输出高阻状态时，是正确的说法。A.用电压表测量指针不动 B.相当于悬空
C.电压不高不低
D.测量电阻指针不动5．TTL电路在正逻辑系统中，以下各种输入中 ABC 相当于输入逻辑“1”。A.悬空
B.通过电阻2.7kΩ接电源 C.通过电阻2.7kΩ接地
D.通过电阻510Ω接地6．对于TTL与非门闲置输入端的处理，可以 ABD
。A.接电源
B.通过电阻3kΩ接电源
D.与有用输入端并联7、具有“有1出0、全0出1”功能的逻辑门是（
）。A、与非门
D、同或门8、两个类型的集成逻辑门相比较，其中（
）型的抗干扰能力更强。A、TTL集成逻辑门
B、CMOS集成逻辑门9、CMOS电路的电源电压范围较大，约在（
）。A、－5V~＋5V
D、＋5V10、（
）在计算机系统中得到了广泛的应用，其中一个重要用途是构成数据总线。A、三态门
B、TTL与非门
C、OC门11、一个两输入端的门电路，当输入为1 0时，输出不是1的门电路为（
）。A、与非门
D、异或门二、判断正误题1、所有的集成逻辑门，其输入端子均为两个或两个以上。
）2、根据逻辑功能可知，异或门的反是同或门。
）4、逻辑门电路是数字逻辑电路中的最基本单元。
）5、TTL和CMOS两种集成电路与非门，其闲置输入端都可以悬空处理。
）6、74LS系列产品是TTL集成电路的主流，应用最为广泛。
）7、TTL与非门的多余输入端可以接固定高电平。
（ 对 ）1、基本逻辑关系的电路称为，其中最基本的有和门。常用的复合逻辑门有门、 或非 门、 与或非 门、 异或 门和 同或 门。2、功能为“有0出1、全1出0”的门电路是成 与非 门应用的最为普遍。3、当外界干扰较小时，处理；门不使用的闲置输入端应与
相接；CMOS门输入端口为“与”逻辑关系时，闲置的输入端应接 高 电平，具有“或”逻辑端口的CMOS门多余的输入端应接
电平；即CMOS门的闲置输入端不允许
。3、试写出图2.48所示数字电路的逻辑函数表达式，并判断其功能。解：电路的逻辑函数表达式为：F?AB?AC?BC?AB?AC?BC输入变量中有两个或两个以上为1时，输出才为1，因此电路功能为多数表决器电路。第三章 一、选择题1．若在编码器中有50个编码对象，则要求输出二进制代码位数为 B
D.502.一个16选一的数据选择器，其地址输入（选择控制输入）端有 C 个。A.1
D.163．四选一数据选择器的数据输出Y与数据输入Xi和地址码Ai之间的逻辑表达式为Y= A 。 A.A1A0X0?A1A0X1?A1A0X2?A1A0X3
D.A1A0X34.一个8选一数据选择器的数据输入端有 E
E.85．在下列逻辑电路中，不是组合逻辑电路的有 D 。A.译码器
D.寄存器7．以下电路中，加以适当辅助门电路， B
适于实现单输出组合逻辑电路。A.二进制译码器
B.数据选择器
C.数值比较器
D.七段显示译码器8．用四选一数据选择器实现函数Y=A1A0?A1A0，应使 A
。A.D0=D2=0，D1=D3=1
B.D0=D2=1，D1=D3=0C.D0=D1=0，D2=D3=1
D.D0=D1=1，D2=D3=09．用三线-八线译码器74LS138和辅助门电路实现逻辑函数Y=A2?A2A1，应 AB
。A.用与非门，Y=Y0Y1Y4Y5Y6Y7
B.用与门，Y=Y2Y3C.用或门，Y=Y2?Y3
D.用或门，Y=Y0?Y1?Y4?Y5?Y6?Y710、下列各型号中属于优先编码器是（
）。A、74LS85
B、74LS138
C、74LS148
D、74LS4812、八输入端的编码器按二进制数编码时，输出端的个数是（
）。A、2个
D、8个13、四输入的译码器，其输出端最多为（
）。A、4个
D、16个14、当74LS148的输入端I0~I7按顺序输入时，输出Y2~Y0为（
）。A、101
D、11015、译码器的输入量是（
）。A、二进制
D、十六进制16、编码器的输出量是（
）。A、二进制
D、十六进制17、组合逻辑电路一般由（ A
）组合而成A、门电路
D、寄存器18、以下哪个编码不能是二－十进制译码器的输入编码（ B
001119、8线―3线优先编码器的输入为I0―I7 ，当优先级别最高的I7有效时，其输出Y2?Y1?Y0的值是（
）。A．111
D. 10120、十六路数据选择器的地址输入（选择控制）端有（ C
）个。A．16
D.821、已知74LS138译码器的输入三个使能端（E1=12A
= 2B=0）时，地址码A2A1A0=011，则输出 Y7 ～Y0是(
D. 二、判断题：1、组合逻辑电路的输出只取决于输入信号的现态。
）2、3线―8线译码器电路是三―八进制译码器。
）3、已知逻辑功能，求解逻辑表达式的过程称为逻辑电路的设计。 （
）4、编码电路的输入量一定是人们熟悉的十进制数。
）5、74LS138集成芯片可以实现任意变量的逻辑函数。
）6、组合逻辑电路中的每一个门实际上都是一个存储单元。
）7、共阴极结构的显示器需要低电平驱动才能显示。
）8、只有最简的输入、输出关系，才能获得结构最简的逻辑电路。 （
）1、能将某种特定信息转换成机器识别的制数码的逻辑电路，称之为器；能将机器识别的进
制数码转换成人们熟悉的
十进 制或某种特定信息的
逻辑电路，称为
译码 器；74LS85是常用的
逻辑电路 译码 器。2、在多数数据选送过程中，能够根据需要将其中任意一路挑选出来的电路，称之为器，也叫做开关。 3、74LS147是线―74LS148芯片是线―4、两片集成译码器74LS138芯片级联可构成一个―线译码器。5、组合逻辑电路的逻辑特点是，任意时刻的输出状态仅取决于该时刻的输入状态，而与信号作用前的电路。6、BCD七段译码器输入的是
码。输出端有
个。74LS138是3线―8线译码器，译码为输出低电平有效，若输入为A2A1A0=110时，输出 Y7Y6Y5Y4Y3Y2Y1Y0应为第四章一、选择题1.N个触发器可以构成能寄存
位二进制数码的寄存器。A.2N
D.2N －2．在下列触发器中，有约束条件的是
。A.主从JK F/F
B.主从D F/F
C.同步RS F/F
D.边沿D F/F3．一个触发器可记录一位二进制代码，它有 C
个稳态。A.0
E.44．存储8位二进制信息要 D
个触发器。 A.2
D.85．对于T触发器，若原态Qn=0，欲使新态Qn+1=1，应使输入T= BD 。 A.0
D.Q6．对于T触发器，若原态Qn=1，欲使新态Qn+1=1，应使输入T= AC 。 A.0
D.Q7．对于D触发器，欲使Qn+1=Qn，应使输入D= C 。 A.0
D.Q8．对于JK触发器，若J=K，则可完成 C
触发器的逻辑功能。A.RS
D.T@9．欲使JK触发器按Qn+1=Qn工作，可使JK触发器的输入端
ABDE 。 A.J=K=0
E.J=0,K=Q10．欲使JK触发器按Qn+1=Qn工作，可使JK触发器的输入端 ACE
。 A.J=K=1
E.J=1,K=Q11．欲使JK触发器按Qn+1=0工作，可使JK触发器的输入端 BCD 。A.J=K=1
E.J=K=112．欲使JK触发器按Qn+1=1工作，可使JK触发器的输入端 BCE
。 A.J=K=1
E.J=Q,K=013．欲使D触发器按Qn+1=Qn工作，应使输入D=
D.Q15．下列触发器中，没有约束条件的是 D
。A.基本RS触发器 B.主从RS触发器
C.同步RS触发器
D.边沿D触发器17．为实现将JK触发器转换为D触发器，应使
。 A.J=D,K=D
B. K=D,J=D
D.J=K=D18、仅具有置“0”和置“1”功能的触发器是（
）。A、基本RS触发器
B、钟控RS触发器
C、D触发器
D、JK触发器19、由与非门组成的基本RS触发器不允许输入的变量组合?为（
D、1120、同步RS触发器的特征方程是（
）。A、Qn?1?R?Qn
B、Qn?1?S?QnC、Qn?1?R?SQn
D、Qn?1?S?Qn21、仅具有保持和翻转功能的触发器是（
）。A、JK触发器
B、T触发器
C、D触发器
D、T@触发器22、触发器由门电路构成，但它不同门电路功能，主要特点是具有（
）A、翻转功能
B、保持功能
C、记忆功能
D、置0置1功能23、TTL集成触发器直接置0端RD和直接置1端SD在触发器正常工作时应（
）A、RD=1，SD=0
B、RD=0，SD=1
C、保持高电平“1”
D、保持低电平“0”24、按触发器触发方式的不同，双稳态触发器可分为（
）A、高电平触发和低电平触发
B、上升沿触发和下降沿触发C、电平触发或边沿触发
D、输入触发或时钟触发25、按逻辑功能的不同，双稳态触发器可分为（
）。A、RS、JK、D、T等
B、主从型和维持阻塞型
C、TTL型和MOS型
D、上述均包括26、为避免“空翻”现象，应采用（
）方式的触发器。A、主从触发
B、边沿触发
C、电平触发10、为防止“空翻”，应采用（
）结构的触发器。A、TTL
C、主从或维持阻塞27、JK 触发器要时钟信号的作用下，要使Qn?1?Qn，以下输入端连线不能为（
J=Q,K=028、下列触发器中有约束条件的是（
A ）A、基本RS触发器
B、边沿D触发器
C、主从JK触发器
D、T触发器二、判断题1、仅具有保持和翻转功能的触发器是RS触发器。
）2、基本的RS触发器具有“空翻”现象。
）3、同步的RS触发器的约束条件是：R＋S=0。
）4、JK触发器的特征方程是：Qn?1?JQ?KQn。
）5、D触发器的输出总是跟随其输入的变化而变化。
）6、CP=0时，由于JK触发器的导引门被封锁而触发器状态不变。
）7、主从型JK触发器的从触发器开启时刻在CP下降沿到来时。
）8、触发器和逻辑门一样，输出取决于输入现态。
）9、维持阻塞D触发器状态变化在CP下降沿到来时。
）三、填空题1．触发器有 2
个稳态，存储8位二进制信息要 8
个触发器。2．一个基本RS触发器在正常工作时，它的约束条件是R+S=1，则它不允许输入S= 0 且3．触发器有两个互补的输出端Q、Q，定义触发器的1状态为
Q=1态指的是 Q 端的状态。4．一个基本RS触发器在正常工作时，不允许输入R=S=1的信号，因此它的约束条件是
。5．在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的空翻
，触发方式为
式的触发器不会出现这种现象。6、两个与非门构成的基本RS触发器的功能有电路中不允许两个输入端同时为 低电平 ，否则将出现逻辑混乱。7、通常把一个CP脉冲引起触发器多次翻转的现象称为触发器，此类触发器的工作属于
触发方式。8、为有效地抑制“空翻”，人们研制出了触发器。9、JK触发器具有、、JK触发器实现Qn?1?n的功能，则输入端J应接 高电平1 ，K应接 高电平1 。10、D触发器的输入端子有的功能。 11、触发器的逻辑功能通常可用和等多种方法进行描述。12、组合逻辑电路的基本单元是。13、JK触发器的次态方程为n+1nn；D触发器的次态方程为n+1。14、触发器有两个互非的输出端Q和Q，通常规定Q=1，Q=0时为触发器的Q=0，Q=1时为触发器nQ，0状态为可见触发器的状的
状态。Qn?1?JQn?KQn15、两个与非门组成的基本RS触发器，正常工作时，不允许R?S?，其特征方程为Qn?1?S?n16、同步RS触发器，在正常工作时，不允许输入端其特征方程为Qn?1?S?Qn
（CP?1约束条件为
。17、把JK触发器T触发器，T触发器具有的逻辑功能是
。18、让触发器恒输入“1”就构成了T'触发器，这种触发器仅具有功能。第五章一、选择题1．下列逻辑电路中为时序逻辑电路的是
。A.变量译码器
C.数码寄存器
D.数据选择器2. N个触发器可以构成最大计数长度（进制数）为
的计数器。
D.2N3. N个触发器可以构成能寄存 B
位二进制数码的寄存器。A.N-1
D.2N4．同步时序电路和异步时序电路比较，其差异在于后者 B
。 A.没有触发器
B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关5．一位8421BCD码计数器至少需要 B
个触发器。A.3
D.106.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用
级触发器。
D.87．3位移位寄存器，串行输入时经 C
个脉冲后，3位数码全部移入寄存器中。A.1
D.48．用二进制计数器从0做加法计数，计到十进制数178，则最少需要 D 个触发器。A.2
E.109.若用JK触发器来实现特性方程为Qn?1?AQn?AB，则JK端的方程为 AB
。A.J=AB，K=A?B
B.J=AB，K=AB
C.J=A?B，K=AB
D.J=AB，K=AB10．若四位同步二进制加法计数器的初始状态为Q3Q2Q1Q0=1100，则经过200个脉冲后，它的状态为
D 。A. 0001
D.010011、描述时序逻辑电路功能的两个必不可少的重要方程式是（
）。A、次态方程和输出方程
B、次态方程和驱动方程
C、驱动方程和时钟方程
D、驱动方程和输出方程12、用8421BCD码作为代码的十进制计数器，至少需要的触发器个数是（
D、513、按触发器状态转换与时钟脉冲CP的关系分类，计数器可分为（ A ）两大类。A、同步和异步
B、加计数和减计数
C、二进制和十进制14、利用中规模集成计数器构成任意进制计数器的方法是（
）A、复位法
B、预置数法
C、级联复位法15、在下列器件中，不属于时序逻辑电路的是（
）A、计数器
B、序列信号检测器
D、寄存器16、Mealy型时序逻辑电路的输出（ C ）A、只与当前外部输入有关
B、只与电路内部状态有关C、与外部输入和内部状态都有关
D、与外部输入和内部状态都无关17、时序逻辑电路中必须有（
）A、输入逻辑变量
B、时钟信号
D、编码器18、某计数器的状态转换图如下，其计数的容量为(
三19、如果要构成52进制的计数器，需要片。A. 2
C. 5二、判断题1、集成计数器通常都具有自启动能力。
（对）2、使用3个触发器构成的计数器最多有8个有效状态。
（对）3、同步时序逻辑电路中各触发器的时钟脉冲CP不一定相同。
（错）4、利用一个74LS90可以构成一个十二进制的计数器。
（错）5、莫尔型时序逻辑电路，分析时可以不写输出方程。
（对）6、十进制计数器是用十进制数码“0～9”进行计数的。
（错）7、利用集成计数器芯片的预置数功能可获得任意进制的计数器。
（对）8、移位寄存器 74LS194 ×）三、填空题。1．数字电路按照是否有记忆功能通常可分为两类：组合逻辑电路、时序逻辑电路
。2．由四位移位寄存器构成的顺序脉冲发生器可产生
个顺序脉冲。3．时序逻辑电路按照其触发器是否有统一的时钟控制分为 同步
时序电路和 异步
时序电路。4、时序逻辑电路按照各位触发器触发器的时钟脉冲是否相同可分为路
两大类5、根据时序逻辑电路按各位触发器接受步时序逻辑电路两大类。6、通常用、
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