根据逻辑电路图,写出表达式并化简为最简的与或表达式,并说明该电路完成的是什么功能的逻辑运算.
滴哒vcTZ18h
A与B无输入时,Y无输出(.内部B1,B2,B3输出,B4无输出.)A与B有一个输入Y有输出..A与B都有输入Y无输出.
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F=A*非B+B*非C&& & & & &A& & & & & & & & & B& & & & & & & & &C& & & & & & & F&
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扫描下载二维码逻辑函数和逻辑图的转换
逻辑函数和逻辑图的转换
&&&1. 由逻辑图求得逻辑函数
&&&&通常有两种方法由逻辑图求得逻辑函数。一是根据逻辑图列出对应的真值表，再由真值表写出逻辑函数；二是由逻辑图逐级写出输出端的逻辑表达式。
&&&&例1123 试求出图Z1126的逻辑表达式。
&&&&解法1：根据变量各种可能的取值，分别求出输出量Y1、Y2的值，列出对应的真值表如表Z1115所示，进而可写出下列逻辑表达式：
&&&&&&Y1=A+B
&&&&解法2：根据逻辑图，由输入到输出逐级写出输出端的逻辑表达式：
&&&&&&G1＝G2＝
&&&&&&Y1＝＝＝A＋B
&&&&&&　　　　　　　　　　　　　　表 Z1115
&&&&通过上例可知，列真值表求逻辑表达式的方法较为直观，但变量过多时就十分烦琐，后一种方法较为简便。
&&&&例1124 试写出图Z1127的逻辑函数表达式。
&&&&解：G1＝AB
&&&G2＝C　　
&&&&&&&&&&Y＝＝
&&&&2.根据逻辑函数画出逻辑图
&&&&与、或、非的运算组合可实现逻辑函数表达式，相应地，通过基本门电路的组合就能得到与给定逻辑表达式相对应的逻辑图。
&&&&例1125 绘出Y＝ABC＋BC＋AＣ的逻辑图
&&&&解：式右项是与运算，可用与门实现；式中的 和 可用非门实现；Y是三项之和，可用或门实现。于是，所得到的逻辑图见图Z1128。
&&&&例1126 试用与非门实现上例的逻辑关系。
&&&&解：Y＝ABC＋BC＋AC＝
&&&&&&&&&＝
所得到的逻辑图见图Z1129，图中，采用反变量直接输入。
　　　　　　　　　　
&&&&例1127 已知Y＝（A＋B＋C）（A＋＋C）（＋＋），试用与非门实现这个逻辑关系。
所得到的逻辑图如图Z1130所示。
&&&&? 逻辑函数的化简方法
&&&&用门电路等器件实现给定逻辑功能时，对给定的逻辑函数进行化简是十分必要的。
&&&&做法的目的在于简化实际电路，减少其元器件和接线。组合逻辑电路题解_百度文库
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10_面试题集锦分析（51）
硬件笔试题
<span style="color:#、基尔霍夫定理的内容是什么？
基尔霍夫定律包括电流定律和电压定律
电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。
电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。
<span style="color:#、描述反馈电路的概念，列举他们的应用。
反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中去。
反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。
负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。
电压负反馈的特点：电路的输出电压趋向于维持恒定。
电流负反馈的特点：电路的输出电流趋向于维持恒定。
<span style="color:#、有源滤波器和无源滤波器的区别
无源滤波器：这种电路主要有无源组件R、L和C组成
有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。
集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。
<span style="color:#、同步电路和异步电路的区别是什么？
同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其它的触发器的状态变化不与时钟脉冲同步。
<span style="color:#、什么是&线与&逻辑，要实现它，在硬件特性上有什么具体要求？
将两个门电路的输出端并联以实现与逻辑的功能成为线与。
在硬件上，要用OC门来实现，同时在输出端口加一个上拉电阻。由于不用OC门可能使灌电流过大，而烧坏逻辑门。
<span style="color:#、解释setup和hold&time&violation，画图说明，并说明解决办法。（威盛VIA上海笔试试题）
Setup/hold&time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup&time.如不满足setup&time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold&time不够，数据同样不能被打入触发器。
建立时间(Setup&Time)和保持时间（Hold&time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
<span style="color:#、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
<span style="color:#、名词：SRAM、SSRAM、SDRAM
SRAM：静态RAM
DRAM：动态RAM
SSRAM：Synchronous&Static&Random&Access&Memory同步静态随机访问存储器。它的一种类型的SRAM。SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。这一点与异步SRAM不同，异步SRAM的访问独立于时钟，数据输入和输出都由地址的变化控制。
SDRAM：Synchronous&DRAM同步动态随机存储器
<span style="color:#、FPGA和ASIC的概念，他们的区别。（未知）&
答案：FPGA是可编程ASIC。&
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与&门阵列等其它ASIC(Application&Specific&IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。
<span style="color:#、什么叫做OTP片、掩膜片，两者的区别何在？
OTP&means&one&time&program，一次性编程
MTP&means&multi&time&program，多次性编程
OTP（One&Time&Program）是MCU的一种存储器类型
MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROM等类型。
MASKROM的MCU价&#26684;便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；
FALSHROM的MCU程序可以反复擦写，灵活性很强，但价&#26684;较高，适合对价&#26684;不敏感的应用场合或做开发用途；
OTP&ROM的MCU价&#26684;介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。
<span style="color:#、单片机上电后没有运转，首先要检查什么？
首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的<span style="color:#V。
接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压&#20540;，看是否正确。
然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形，注意应该使用示波器探头的“X10”档。另一个办法是测量复位状态下的IO口电平，按住复位键不放，然后测量IO口（没接外部上拉的P0口除外）的电压，看是否是高电平，如果不是高电平，则多半是因为晶振没有起振。
另外还要注意的地方是，如果使用片内ROM的话（大部分情况下如此，现在已经很少有用外部扩ROM的了），一定要将EA引脚拉高，否则会出现程序乱跑的情况。有时用仿真器可以，而烧入片子不行，往往是因为EA引脚没拉高的缘故（当然，晶振没起振也是原因只一）。经过上面几点的检查，一般即可排除故障了。如果系统不稳定的话，有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个<span style="color:#.1uF的电容会有所改善。如果电源没有滤波电容的话，则需要再接一个更大滤波电容，例如<span style="color:#0uF的。遇到系统不稳定时，就可以并上电容试试（越靠近芯片越好）。
1、同步电路和异步电路的区别是什么？（仕兰微电子）
2、什么是同步逻辑和异步逻辑？（汉王笔试）
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel&Pentium&4处理器设计，也开始采用异步电路设计。
异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严&#26684;的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
3、什么是&线与&逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）
4、什么是Setup&和Holdup时间？（汉王笔试）
5、setup和holdup时间,区别.（南山之桥）
6、解释setup&time和hold&time的定义和在时钟信号延迟时的变化。（未知）
7、解释setup和hold&time&violation，画图说明，并说明解决办法。（威盛VIA&&上海笔试试题）
Setup/hold&time&是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup&time.如不满足setup&time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold&time不够，数据同样不能被打入触发器。
建立时间(Setup&Time)和保持时间（Hold&time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现
metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）
9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）
常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
cmos的高低电平分别为:Vih&=0.7VDD,Vil&=0.3VDD;Voh&=0.9VDD,Vol&=0.1VD&
为:Vih&=2.0v,Vil&=0.8v;Voh&=2.4v,Vol&=0.4v.用cmos可直接驱动加上拉后,ttl可驱动cmos.&
11、如何解决亚稳态。（飞利浦－大唐笔试）
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法：
1&降低系统时钟
2&用反应更快的FF
3&引入同步机制，防止亚稳态传播
4&改善时钟质量，用边沿变化快速的时钟信号
关键是器件使用比较好的工艺和时钟周期的裕量要大。
12、IC设计中同步复位与异步复位的区别。（南山之桥）
同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。&异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
13、MOORE&与&MEELEY状态机的特征。（南山之桥）
&&&&Moo&re&状态机的输出仅与当前状态&#20540;有关,&且只在时钟边沿到来时才会有状态变化.&Mealy&状态机的输出不仅与当前状态&#20540;有关,&而且与当前输入&#20540;有关,&这
14、多时域设计中,如何处理信号跨时域。（南山之桥）
不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。
跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用&#26684;雷码，因为&#26684;雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。&如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。
15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）
Delay&&&period&-&setup&–&hold
16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华为）
T3setup&T&#43;T2max,T3hold&T1min&#43;T2min
17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-&q,还有&clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA&&上海笔试试题）
T&#43;Tclkdealy&Tsetup&#43;Tco&#43;T
Thold&Tclkdelay&#43;Tco&#43;T
18、说说静态、动态时序模拟的优缺点。（威盛VIA&&上海笔试试题）
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；
19、一个四级的Mux,其中第二级信号为关键信号&如何改善timing。（威盛VIA&上海笔试试题）
关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）
21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）
22、卡诺图写出逻辑表达使。（威盛VIA&&上海笔试试题）
23、化简F(A,B,C,D)=&m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）
卡诺图化简：一般是四输入，记住00&01&11&10顺序，
12&13&15&14
24、please&show&the&CMOS&inverter&schmatic,layout&and&its&cross&sectionwith&P-well&process.Plot&its&transfer&curve&(Vout-Vin)&And&also&explain&theoperation&region&of&PMOS&and&NMOS&for&each&segment&of&the&transfer&curve?&（威盛笔试题circuit&design-beijing-03.11.09）
25、To&design&a&CMOS&invertor&with&balance&rise&and&fall&time,please&define&the&ration&of&channel&width&of&PMOS&and&NMOS&and&explain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）
和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等
27、用mos管搭出一个二输入与非门。（扬智电子笔试）
28、please&draw&the&transistor&level&schematic&of&a&cmos&2&input&AND&gate&and&explain&which&input&has&faster&response&for&output&rising&edge.(less&delay&time)。（威盛笔试题circuit&design-beijing-03.11.09）
29、画出NOT,NAND,NOR的符号，真&#20540;表，还有transistor&level的电路。（Infineon笔试）&
30、画出CMOS的图，画出tow-to-one&mux&gate。（威盛VIA&&上海笔试试题）
31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）
input&a,b;
assign&c=a?(~b):(b);
32、画出Y=A*B&#43;C的cmos电路图。（科广试题）
33、用逻辑们和cmos电路实现ab&#43;cd。（飞利浦－大唐笔试）
34、画出CMOS电路的晶体管级电路图，实现Y=A*B&#43;C(D&#43;E)。（仕兰微电子）
以上均为画COMS电路图，实现一给定的逻辑表达式，。
35、利用4选1实现F(x,y,z)=xz&#43;yz'。（未知）
&&&&x,y作为4选1的数据选择输入，四个数据输入端分别是z或者z的反相，0，1
36、给一个表达式f=xxxx&#43;xxxx&#43;xxxxx&#43;xxxx用最少数量的与非门实现
（实际上就是化&&&&化成最小项之和的形式后根据~(~(A*B)*(~（C*D）))=AB&#43;CD
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon笔试）
&&&思路：得出逻辑表达式，然后根据输入计算输出
38、为了实现逻辑（A&XOR&B）OR&（C&AND&D），请选用以下逻辑中的一种，并说明为什么？1）INV&&&2）AND&&&3）OR&&&4）NAND&&&5）NOR&&&6）XOR&答案：NAND（未知）
39、用与非门等设计全加法器。（华为）
40、给出两个门电路让你分析异同。（华为）
41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）
&&&&写逻辑表达式，然后化简
42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0
多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）
&&&&写逻辑表达式，然后化简
43、用波形表示D触发器的功能。（扬智电子笔试）
44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）
45、用逻辑们画出D触发器。（威盛VIA&&上海笔试试题）
46、画出DFF的结构图,用verilog实现之。（威盛）
47、画出一种CMOS的D锁存器的电路图和版图。（未知）
48、D触发器和D锁存器的区别。（新太硬件面试）
49、简述latch和filp-flop的异同。（未知）
50、LATCH和DFF的概念和区别。（未知）
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。（南山之桥）
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。
52、用D触发器做个二分频的电路.又问什么是状态图。（华为）
53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）
54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）
直接D触发器Q反相输出接到数据输入
55、How&many&flip-flop&circuits&are&needed&to&divide&by&16?&(Intel)&16分频？
56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage.&
57、用D触发器做个4进制的计数。（华为）
58、实现N位Johnson&Counter,N=5。（南山之桥）
59、用你熟悉的设计方式设计一个可预置初&#20540;的7进制循环计数器，15进制的呢？（仕兰微电子）
60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）
61、BLOCKING&NONBLOCKING&赋&#20540;的区别。（南山之桥）
非阻塞赋&#20540;：块内的赋&#20540;语句同时赋&#20540;，一般用在时序电路描述中
阻塞赋&#20540;：完成该赋&#20540;语句后才能做下一句的操作，一般用在组合逻辑描述中
62、写异步D触发器的verilog&module。（扬智电子笔试）
module&dff8(clk&,&reset,&d,&q);
input&&&&&&&&
input&&&&&&&&
input&[7:0]&d;
output&[7:0]&q;
reg&&&[7:0]&q;
always&@&(posedge&clk&or&posedge&reset)
&&&if(reset)
&&&&&q&&=&0;
&&&&&q&&=&d;
63、用D触发器实现2倍分频的Verilog描述？&（汉王笔试）
module&divide2(&clk&,&clk_o,&reset);
&&&input&&&&&clk&,&
&&&output&&&clk_o;
&&&always&@&(&posedge&clk&or&posedge&reset)
&&&&&if&(&reset)
&&&&&&&out&&=&0;
&&&&&&&&&else
&&&&&&&&&&&out&&=&
&&&&&&&assign&in&=&~
&&&&&&&assign&clk_o&=&
&&&&&endmodule
64、可编程逻辑器件在现代电子设计中越来越重要，请问：a)&你所知道的可编程逻辑器
件有哪些？&b)&试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）
PAL，GAL，PLD，CPLD，FPGA。
module&dff8(clk&,&reset,&d,&q);
input&&&&&&&&
input&&&&&&&&
input[7:0]&&&d;
output[7:0]&q;
reg[7:0]&q;
always&@&(posedge&clk&or&posedge&reset)//异步复位，高电平有效
&&&if(reset)
&&&&&q&&=&0;
&&&&&q&&=&d;
65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）
66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）
67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）
68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解
的）。（威盛VIA&&上海笔试试题）
69、描述一个交通信号灯的设计。（仕兰微电子）
70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）
71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱
数。&&&&&&&（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求。（未知）
72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计工程中可使用的工具及设计大致过程。（未知）
73、画出可以检测10010串的状态图,并verilog实现之。（威盛）
74、用FSM实现101101的序列检测模块。（南山之桥）
a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。
&&&&&&&b：&
&&&&请画出state&machine；请用RTL描述其state&machine。（未知）
75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐笔试）
76、用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）
reg[N-1:0]&memory[0:M－1];&定义FIFO为N位字长容量M八个always模块实现，两个用于读写FIFO，两个用于产生头地址head和尾地址tail，一个产生counter计数，剩下三个根据counter的&#20540;产生空，满，半满信号产生空，满，半满信号
77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。（仕兰微电子）
78、sram，flash&memory，及dram的区别？（新太硬件面试）
sram：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，不像DRAM&需要不停的REFRESH，制造成本较高，通常用来作为快取(CACHE)&记忆体使用
flash：闪存，存取速度慢，容量大，掉电后数据不会丢失
dram：动态随机存储器，必须不断的重新的加强(REFRESHED)&电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价&#26684;比sram便宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用。
79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9
－14b)，问你有什么办法提高refresh&time，总共有5个问题，记不起来了。（降低温度，增大电容存储容量）（Infineon笔试）
80、Please&draw&schematic&of&a&common&SRAM&cell&with&6&transistors,point&out&which&nodes&can&store&data&and&which&node&is&word&line&control?&（威盛笔试题circuit&design-beijing-03.11.09）
81、名词:sram,ssram,sdram
名词IRQ,BIOS,USB,VHDL,SDR
IRQ:&&&Interrupt&ReQuest
BIOS:&Basic&Input&Output&System
USB:&Universal&Serial&Bus
VHDL:&VHIC&Hardware&Description&Language
SDR:&Single&Data&Rate
　　压控振荡器的英文缩写(VCO)。
　　动态随机存储器的英文缩写(DRAM)。
名词解释，比如PCI、ECC、DDR、interrupt、pipeline、
IRQ,BIOS,USB,VHDL,VLSI&VCO(压控振荡器)&RAM&(动态随机存储器)，FIR&IIR&DFT(离散
傅立叶变换)或者是中文的，比如：a.量化误差&b.直方图&c.白平衡&
PCI：Peripheral&Component&Interconnect（PCI），
DDR：DoubleDataRate
ECC：Error&Checking&and&Correcting
请画出用D&触发器实现2&倍分频的逻辑电路？
答：把D&触发器的输出端加非门接到D&端即可，如下图所示：
(6)&请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图(数据接口、控制接口、锁存器/缓冲器)。
答：典型输入设备与微机接口的逻辑示意图如下：
2、可编程逻辑器件在现代电子设计中越来越重要，请问：
(1)&你所知道的可编程逻辑器件有哪些？
答：ROM(只读存储器)、PLA(可编程逻辑阵列)、FPLA(现场可编程逻辑阵列)、PAL(可编程阵列逻辑)、GAL(通用阵列逻辑)，EPLD(可擦除的可编程逻辑器件)、FPGA(现场可编程门阵列)、CPLD(复杂可编程逻辑器件)等，其中ROM、FPLA、PAL、GAL、EPLD&是出现较早的可编程逻辑器件，而FPGA&和CPLD&是当今最流行的两类可编程逻辑器件。FPGA&是基于查找表结构的，而CPLD&是基于乘积项结构的。
(2)&试用VHDL&或VERILOG、ABLE&描述8&位D&触发器逻辑。
答：由于涉及硬件描述语言，本人对这方面一窍不通，很抱歉不能给出参考答案，希望高手跟帖！
3、设想你将设计完成一个电子电路方案，请简述用EDA&软件(如PROTEL)进行设计(包括原理图和PCB&图)到调试出样机的整个过程。在各环节应注意哪些问题？
答：完成一个电子电路设计方案的整个过程大致可分为以下几个步骤：(1)&原理图设计；(2)&PCB&设计；(3)&投板；(4)&元器件焊接；(5)&模块化调试；(6)&整机调试。各环节注意问题如下：
(1)&原理图设计阶段
注意适当加入旁路电容与去耦电容；注意适当加入测试点和&0&欧电阻以方便调试时测试用；注意适当加入&0&欧电阻、电感和磁珠以实现抗干扰和阻抗匹配；
(2)&PCB&设计阶段
?&自己设计的元器件封装要特别注意以防止板打出来后元器件无法焊接；FM&部分走线要尽量短而粗，电源和地线也要尽可能粗；旁路电容、晶振要尽量靠近芯片对应管脚；注意美观与使用方便；
?&说明自己需要的工艺以及对制板的要求；
(4)&元器件焊接
?&防止出现芯片焊错位置，管脚不对应；?&防止出现虚焊、漏焊、搭焊等；
(5)&模块化调试
?&先调试电源模块，然后调试控制模块，然后再调试其它模块；上电时动作要迅速，发现不会出现短路时在彻底接通电源；调试一个模块时适当隔离其它模块；各模块的技术指标一定要大于客户的要求；
(6)&整机调试
?&由于整机调试时仍然会出现很多问题，而且这些问题往往更难解决，如提高灵敏度等，这时一定不要手忙脚乱，要多向高手请教！
1、基尔霍夫定理的内容是什么？
答：(精简版)基尔霍夫定律包括电流定律和电压定律。电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零；电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。
(详细版)在集总参数电路中，电流、电压要受到两种约束，因为电路元件之间的互连必然迫使诸元件中的电流之间和诸元件上的电压之间有联系或者说约束，体现这种约束的是基尔霍夫定律。
(1)&基尔霍夫第一定律
第一定律又称基尔霍夫电流定律，简记为KCL，是电流的连续性在集总参数电路上的体现，其物理背景是电荷守恒公理。
KCL&的第一种陈述：对于任一集总电路中的任一节点，在任一时刻，流出(或流进)该节点的所有支路电流的代数和为零。
KCL&的第二种陈述：对于任一集总电路中的任一闭合面，在任一时刻，通过该闭合面的所有支路电流的代数和等于零。
(2)&基尔霍夫第二定律
第二定律又称基尔霍夫电压定律，简记为KVL，是电场为位场时电位的单&#20540;性在集总参数电路上的体现，其物理背景是能量守恒公理。KVL&可表述为对于任一集总电路中的任一回路，在任一时刻，沿着该回路的所有支路电压降的代数和为零。
8、平板电容器的公式。
答：平板电容器的电容公式如下：
式中E为介电常数，k&为静电力常量，S&为上下金属板的正对面积，d&为上下金属板之间的距离。
9、最基本的三极管曲线特性。
答：三极管的曲线特性即指三极管的伏安特性曲线，包括输入特性曲线和输出特性曲线。输入特性是指三极管输入回路中，加在基极和发射极的电压与由它所产生的基极电流之间的关系。输出特性通常是指在一定的基极电流控制下，三极管的集电极与发射极之间的电压同集电极电流的关系。下图中图(1)给出了三极管的典型输入特性曲线，图(2)给出了三极管的典型输入特性曲线。图(3)给出了其直流负载线、交流负载线和功耗线。
图(1)&典型输入特性曲线
图(2)&典型输出特性曲线
图(3)&直、交流负载线，功耗线
1、放大电路中频率补偿的目的是什么，有哪些方法？
答：放大电路中频率补偿的目的有二：一是改善放大电路的高频特性，而是克服由于引入负反馈而可能出现自激振荡现象，使放大器能够稳定工作。在放大电路中，由于晶体管结电容的存在常常会使放大电路频率响应的高频段不理想，为了解决这一问题，常用的方法就是在电路中引入负反馈。然后，负反馈的引入又引入了新的问题，那就是负反馈电路会出现自激振荡现象，所以为了使放大电路能够正常稳定工作，必须对放大电路进行频率补偿。频率补偿的方法可以分为超前补偿和滞后补偿，主要是通过接入一些阻容元件来改变放大电路的开环增益在高频段的相频特性，目前使用最多的就是锁相环。
2、什么是频率响应，怎么才算是稳定的频率响应，简述改变频率响应曲线的几个方法。
答：这里仅对放大电路的频率响应进行说明。在放大电路中，由于电抗元件(如电容、电感线圈等)及晶体管极间电容的存在，当输入信号的频率过低或过高时，放大电路的放大倍数的数&#20540;均会降低，而且还将产生相位超前或之后现象。也就是说，放大电路的放大倍数(或者称为增益)和输入信号频率是一种函数关系，我们就把这种函数关系成为放大电路的频率响应或频率特性。放大电路的频率响应可以用幅频特性曲线和相频特性曲线来描述，如果一个放大电路的幅频特性曲线是一条平行于x&轴的直线(或在关心的频率范围内平行于x&轴)，而相频特性曲线是一条通过原点的直线(或在关心的频率范围是条通过原点的直线)，那么该频率响应就是稳定的。改变频率响应的方法主要有：(1)&改变放大电路的元器件参数；(2)&引入新的元器件来改善现有放大电路的频率响应；(3)&在原有放大电路上串联新的放大电路构成多级放大电路。
3、给出一个差分运放，如何进行相位补偿，并画补偿后的波特图。
答：随着工作频率的升高，放大器会产生附加相移，可能使负反馈变成正反馈而引起自激。进行相位补偿可以消除高频自激。相位补偿的原理是：在具有高放大倍数的中间级，利用一小电容C（几十～几百微微法）构成电压并联负反馈
电路。可以使用电容校正、RC&校正分别对相频特性和幅频特性进行修改。
波特图就是在画放大电路的频率特性曲线时使用对数坐标。波特图由对数幅频特性和对数相频特性两部分组成，它们的横轴采用对数刻度lgf，幅频特性的纵轴采用lg|Au|表示，单位为dB；相频特性的纵轴仍用＠&表示。下图给出了高通和低通电路的波特图：
4、基本放大电路的种类及优缺点，广泛采用差分结构的原因。
答：基本放大电路按其接法的不同可以分为共发射极放大电路、共基极放大电路和共集电极放大电路，简称共基、共射、共集放大电路。共射放大电路既能放大电流又能放大电压，输入电阻在三种电路中居中，输出电阻较大，频带较窄。常做为低频电压放大电路的单元电路。共基放大电路只能放大电压不能放大电流，输入电阻小，电压放大倍数和输出电阻与共射放大电路相当，频率特性是三种接法中最好的电路。常用于宽频带放大电路。共集放大电路只能放大电流不能放大电压，是三种接法中输入电阻最大、输出电阻最小的电路，并具有电压跟随的特点。常用于电压放大电路的输入级和输出级，在功率放大电路中也常采用射极输出的形式。广泛采用差分结构的原因是差分结构可以抑制温度漂移现象。
5、给出一差分电路，已知其输出电压Y&#43;和Y-，求共模分量和差模分量。
答：设共模分量是&Yc，差模分量是Yd，则可知其输出为Y&#43;=Yc&#43;Yd
Yc=(Y&#43;&&#43;&Y-)/2
Yd=(Y&#43;&-&Y-)/2
6、画出一个晶体管级的运放电路。
答：下图(a)给出了单极性集成运放C14573&的电路原理图，图(b)为其放大电路部分：
图(a)&C14573&电路原理图
图(b)&C14573&的放大电路部分
图(a)中T1、T2&和T7&管构成多路电流源，为放大电路提供静态偏置电流，把偏置电路简化后，就可得到图(b)所示的放大电路部分。第一级是以&P&沟道管T3&和T4&为放大管、以N&沟道管T5&和T6&管构成的电流源为有源负载，采用共源形式的双端输入、单端输出差分放大电路。由于第二级电路从T8&的栅极输入，其输入电阻非常大，所以使第一级具有很强的电压放大能力。第二级是共源放大电路，以&N&沟道管T8&为放大管，漏极带有源负载，因此也具有很强的电压放大能力。但其输出电阻很大，因而带负载能力较差。电容&C&起相位补偿作用。
7、电阻R&和电容C&串联，输入电压为R&和C&之间的电压，输出电压分别为C上电压和R&上电压，求这两种电路输出电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当RC&&T&时，给出输入电压波形图，绘制两种电路
的输出波形图。
答：当输出电压为&C&上电压时：电路的频率响应为：
从电路的频率响应不难看出输出电压加在&C&上的为低通滤波器，输出电压加在R&上的为高通滤波器。RC&&T&说明信号的频率远远小于滤波器的中心频率，所以对于第二个电路基本上无输出，第一个电路的输出波形与输入波形基本相同。
8、选择电阻时要考虑什么？
答：主要考虑电阻的封装、功率、精度、阻&#20540;和耐压&#20540;等。
<span style="color:#、在CMOS&电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P&管还是N&管，为什么？&
答：用&N&管。N&管传递低电平，P&管传递高电平。N&管的阈&#20540;电压为正，P&管的阈&#20540;电压为负。在N&管栅极加VDD，在漏极加VDD，那么源级的输出电压范围为<span style="color:#&到VDD-Vth，因为N&管的导通条件是Vgs&Vth，当输出到达VDD-Vth&时管子已经关断了。所以当栅压为VDD&时，源级的最高输出电压只能为VDD-Vth。这叫阈&#20540;损失。N&管的输出要比栅压损失一个阈&#20540;电压。因此不宜用N&管传输高电平。P&管的输出也会比栅压损失一个阈&#20540;。同理栅压为<span style="color:#&时，P&管源级的输出电压范围为VDD&到｜Vth｜，因此不宜用P&管传递低电平。
<span style="color:#、画电流偏置的产生电路，并解释。
答：基本的偏置电流产生电路包括镜像电流源、比例电流源和微电流源三种。
下面以镜像电流源电路为例进行说明：
<span style="color:#、画出施密特电路，求回差电压。
答：下图是用&CMOS&反相器构成的施密特电路：
因此回差电压为：
<span style="color:#、LC&正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。
答：主要有两种基本类型：电容三点式电路和电感三点式电路。下图中(a)&和(b)分别给出了其原理电路及其等效电路。
(a)&电容三点式振荡电路
(b)&电感三点式振荡电路
<span style="color:#、DAC&和ADC&的实现各有哪些方法？&
答：实现DAC&转换的方法有：权电阻网络D/A&转换，倒梯形网络D/A&转换，&权电流网络D/A&转换、权电容网络D/A&转换以及开关树形D/A&转换等。
实现&ADC&转换的方法有：并联比较型A/D&转换，反馈比较型A/D&转换，双积分型A/D&转换和V-F&变换型A/D&转换。
<span style="color:#、A/D&电路组成、工作原理。&
A/D&电路由取样、量化和编码三部分组成，由于模拟信号在时间上是连续信号而数字信号在时间上是离散信号，因此A/D&转换的第一步就是要按照奈奎斯特采样定律对模拟信号进行采样。又由于数字信号在数&#20540;上也是不连续的，也就是说数字信号的取&#20540;只有有限个数&#20540;，因此需要对采样后的数据尽量量化，使其量化到有效电平上，编码就是对量化后的数&#20540;进行多进制到二进制二进制的转换。
<span style="color:#、为什么一个标准的倒相器中P&管的宽长比要比N&管的宽长比大？&
答：和载流子有关，P&管是空穴导电，N&管电子导电，电子的迁移率大于空穴，同样的电场下，N&管的电流大于P&管，因此要增大P&管的宽长比，使之对称，&这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。
<span style="color:#、锁相环有哪几部分组成?&
锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差&#20540;，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压，对振荡器输出信号的频率实施控制。
<span style="color:#、用逻辑门和COMS&电路实现AB&#43;CD。
答：这里使用与非门实现：
(a)&用逻辑门实现
(b)&用CMOS&电路组成的与非门
图(a)给出了用与非门实现AB&#43;CD，图(b)给出了用CMOS电路组成的与非门，将图(b)代入图(a)即可得到用CMOS&电路实现AB&#43;CD&的电路。
<span style="color:#、用一个二选一mux&和一个inv&实现异或。
答：假设输入信号为A、B，输出信号为Y=A’B&#43;AB’。则用一个二选一mux&和一个inv&实现异或的电路如下图所示：
<span style="color:#、给了reg&的Setup&和Hold&时间，求中间组合逻辑的Delay&范围。
<span style="color:#、如何解决亚稳态？&
答：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在亚稳态期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法主要有：(1)&降低系统时钟；(2)&用反应更快的FF；&(3)&引入同步机制，防止亚稳态传播；(4)&改善时钟质量，用边沿变化快速的时钟信号；(5)&使用工艺好、时钟周期裕量大的器件。
<span style="color:#、集成电路前端设计流程，写出相关的工具。
答：首先给大家介绍下集成电路前端设计和后端设计的概念。集成电路的前端设计主要是指设计IC&过程的逻辑设计、功能仿真，而后端设计则是指设计IC&过程中的版图设计、制板流片。前端设计主要负责逻辑实现，通常是使用verilog/VHDL&之类语言，进行行为级的描述。而后端设计，主要负责将前端的设计变成真正的schematic&layout，流片，量产。
集成电路前端设计流程可以分为以下几个步骤：(1)&设计说明书；(2)&行为级描述及仿真；(3)&RTL&级描述及仿真；(4)&前端功能仿真。
硬件语言输入工具有&SUMMIT&，VISUALHDL，MENTOR&和RENIOR&等；&图形输入工具有:&Composer(cadence)，Viewlogic&(viewdraw)等；&
数字电路仿真工具有：&
Verolog：&CADENCE、Verolig-XL、SYNOPSYS、VCS、MENTOR、&Modle-sim&
VHDL：CADENCE、NC-vhdl、SYNOPSYS、VSS、MENTOR、Modle-sim
模拟电路仿真工具：ANTI&HSpice&pspice，spectre&micro&microwave，eesoft&
<span style="color:#、名词解释：IRQ、BIOS、USB、VHDL、SDR。&
(1)&IRQ：中断请求。&
(2)&BIOS：BIOS&是英文&Basic&Input&Output&System&的缩略语，直译过来后中文名称就是&基本输入输出系统&。其实，它是一组固化到计算机内主板上一个ROM&芯片上的程序，它保存着计算机最重要的基本输入输出的程序、系统设置信息、开机后自检程序和系统自启动程序。其主要功能是为计算机提供最底层的、最直接的硬件设置和控制。
(3)&USB：USB，是英文Universal&Serial&BUS（通用串行总线）的缩写，而其中文简称为“通串线，是一个外部总线标准，用于规范电脑与外部设备的连接和通讯。
(4)&VHDL：VHDL&的英文全写是：VHSIC（Very&High&Speed&Integrated&Circuit）&Hardware&Description&Language.翻译成中文就是超高速集成电路硬件描述语言。主要用于描述数字系统的结构、行为、功能和接口。
(5)&SDR：软件无线电，一种无线电广播通信技术，它基于软件定义的无线通信协议而非通过硬连线实现。换言之，频带、空中接口协议和功能可通过软件下载和更新来升级，而不用完全更换硬件。SDR&针对构建多模式、多频和多功能无线通信设备的问题提供有效而安全的解决方案。
<span style="color:#、用波形表示D&触发器的功能。
以电平触发为例进行说明，D&触发器的功能描述如下：当时钟信号为低电平时，触发器不工作，处于维持状态。当时钟信号为高电平时，D&触发器的功能为：&若D=0，则触发器次态为0；若D=1，则触发器次态为1。下图以波形形式来描述D&触发器的功能：
<span style="color:#、用传输门和倒向器搭一个边沿触发器。
用传输门和倒向器组成的边沿&D&触发器如下图：
<span style="color:#、画状态机，接受<span style="color:#、<span style="color:#、<span style="color:#&分钱的卖报机，每份报纸<span style="color:#&分钱。
答：取投币信号为输入逻辑变量，投入一枚<span style="color:#&分硬币是用A=1&表示，未投入时用A=0&表示；投入一枚<span style="color:#&分硬币是用B=1&表示，未投入时用B=0&表示；投入一枚<span style="color:#&分硬币是用C=1&表示，未投入时用C=0&表示。由于每次最多只能投入一枚硬币，因此除了ABC=000、ABC=001、&ABC=010&和ABC=100&四种状态为合法状态，其它四种状态为非法状态。假设投入<span style="color:#&个<span style="color:#&分硬币或者投入<span style="color:#&个<span style="color:#&分硬币和<span style="color:#&个<span style="color:#&分硬币后，卖报机在给出报纸的同时会找会<span style="color:#&个<span style="color:#&分硬币。这是输出变量有两个，分别用Y&和Z&表示。给出报纸时Y=1，不给时Y=0；找回<span style="color:#&个<span style="color:#&分硬币时Z=1，不找时Z=0。同时假定未投币时卖报机的初始状态为S0，&从开始到当前时刻共投入的硬币面&#20540;为<span style="color:#&分记为S1，为<span style="color:#&分时记为S2，为<span style="color:#&分记为S3，为<span style="color:#&分时记为S4。
由上面的分析可以画出该状态机的状态转换表，如下表所示(方便起见，这里给出输入变量为非法状态时的转换表)：
<span style="color:#、用与非门等设计全加法器。
答：设加数为&A&和B，低位进位为C，和为Sum，进位位为Cout，则用与非门设计的全加器如下图：
如果非门也用与非门实现的话，只需将与非门的两个输入端连接，置换到非门即可。
<span style="color:#、信号与系统：时域与频域的关系。
时域与频域的关系通过傅里叶变换给出，下面给出傅里叶变换及其逆变换的几种可能形式：&
（）连续时间、连续频率-傅里叶变换
<span style="color:#、RS232c&高电平脉冲对应的TTL&逻辑是？&
首先解释一下什么是正逻辑和负逻辑。正逻辑：用高电平表示逻辑&1，用低电平表示逻辑0。负逻辑：用低电平表示逻辑1，用高电平表示逻辑0。在数字系统的逻辑设计中，若采用NPN&晶体管和NMOS&管，电源电压是正&#20540;，一般采用正逻辑。若采用的是PNP&管和PMOS&管，电源电压为负&#20540;，则采用负逻辑比较方便。除非特别说明，一般电路都是采用正逻辑。
对于&RS232C&的数据线，逻辑<span style="color:#(MARK)=-3V～-15V&；逻辑<span style="color:#(SPACE)=&#43;3～&＋<span style="color:#V，因此对应的TTL&逻辑为负逻辑。
<span style="color:#、VCO&是什么，什么参数(压控振荡器)&?&
VCO&即压控振荡器，在通信系统电路中，压控振荡器(VCO)是其关键部件，&特别是在锁相环电路、时钟恢复电路和频率综合器等电路中。VCO&的性能指标主要包括：频率调谐范围，输出功率，(长期及短期)频率稳定度，相位噪声，频谱纯度，电调速度，推频系数，频率牵引等。
<span style="color:#、什么耐奎斯特定律，怎么由模拟信号转为数字信号。
答：奈奎斯特定律包括奈奎斯特低通采样定律和奈奎斯特带通采样定律。
<span style="color:#、用D&触发器做个<span style="color:#&进制的计数器。
由于是&4&进制计数器，因此只需两个D&触发器即可，记进位输出为Cout，&时钟信号为CLK，则利用D&触发器和门电路组成的4&进制计数器如下图：
<span style="color:#、那种排序方法最快？&
排序没有最快与最慢，首先介绍下内部外部排序和外部排序。内部排序是指待排序记录全部存放在计算机随机存储器中进行的排序过程；外部排序是指待排序记录的数量很大，以致内存一次不能容纳全部记录，在排序过程中尚需对外存进行访问的排序过程。
这里仅介绍内部排序，内部排序的方法很多，但就全面性能而言，很难说哪种方法是最好的。如果按排序过程中依据的不同原则对内部排序方法进行分类，则大致可以分为插入排序、交换排序、选择排序、归并排序和计数排序五类。如果按排序过程中所需的计算量来区分，则可分为三类(1)&简单的排序方法，其
从平均时间性能而言，快速排序最佳，其所需的时间最省，但快速排序在最坏情况下的时间性能不如堆排序和归并排序。而后两者的比较结果是，在n&较大时，归并排序所需的时间较堆排序省，但它所需的辅助存储量最多。
<span style="color:#、锁存器、触发器、寄存器三者的区别。
触发器：能够存储一位二&#20540;信号的基本单元电路统称为“触发器”。
锁存器：一位触发器只能传送或存储一位数据，而在实际工作中往往希望一次传送或存储多位数据。为此可把多个触发器的时钟输入端CP&连接起来，用一个公共的控制信号来控制，而各个数据端口仍然是各处独立地接收数据。这样所构成的能一次传送或存储多位数据的电路就称为“锁存器”。
寄存器：在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n&个触发器的时钟端口连接起来就能构成一个存储n&位二进制码的寄存器。
区别：从寄存数据的角度来年，寄存器和锁存器的功能是相同的，它们的区别在于寄存器是同步时钟控制，而锁存器是电位信号控制。可见，寄存器和锁存器具有不同的应用场合，取决于控制方式以及控制信号和数据信号之间的时间关系：若数据信号有效一定滞后于控制信号有效，则只能使用锁存器；若数据信号提前于控制信号到达并且要求同步操作，则可用寄存器来存放数据。
<span style="color:#、D&触发器和D&锁存器的区别。
D&触发器是指由时钟边沿触发的存储器单元，锁存器指一个由信号而不是时钟控制的电平敏感的设备。锁存器通过锁存信号控制，不锁存数据时，输出端的信号随输入信号变化，就像信号通过缓冲器一样，一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。
<span style="color:#、有源滤波器和无源滤波器的原理及区别。
滤波器是一种对信号的频率具有选择性的电路，其功能就是使特定频率范围内的信号通过，而组织其它频率信号通过。其原理就是当不同频率的信号通过该电路时，具有不同的幅度衰减，通带内的信号衰减很小，而阻带内的信号衰减很大。
若滤波电路仅由无源元件(电阻、电容、电感)组成，则称为无源滤波器；若滤波电路不仅由无源元件，还有有源元件(双极型管、单极性管、集成运放)组成，&则称为有源滤波器。其区别主要体现在以下几个方面：&
(1)&有源滤波器是电子的，无源滤波器是机械的。(2)&有源滤波器是检测到某一设定好的谐波次数后抵消它，无源滤波器是通过电抗器与电容器的配合形成某次谐波通道吸收谐波。(3)&采用无源滤波器因为有电容器的原因，所以可提高功率因素。采用有源滤波器只是消除谐波与功率因素无关。(4)&有源滤波器造价是无源滤波器的<span style="color:#&倍以上，技术相对不太成熟，且维护成本高；无源滤波器造价相对较低，技术较成熟，安装后基本免维护。(5)&有源滤波器用于小电流，无源滤波器可用于大电流。
<span style="color:#、SRAM，DRAM&以及Flash&的区别。&
SRAM&和DRAM&属于RAM&的范畴，而Flash&属于ROM&的范畴。&
RAM&有两大类，一种称为静态RAM（Static&RAM/SRAM），SRAM&速度非常快，是目前读写最快的存储设备了，但是它也非常昂贵，所以只在要求很苛刻的地方使用，譬如CPU&的一级缓冲，二级缓冲。另一种称为动态RAM（DynamicRAM/DRAM），DRAM&保留数据的时间很短，速度也比SRAM&慢，不过它还是比任何的ROM&都要快，但从价&#26684;上来说DRAM&相比SRAM&要便宜很多，计算机内存就是DRAM&的。
Flash&是一种可以直接在主机板上修改内容而不需要将IC&拔下的内存，当电源关掉后储存在里面的资料并不会流失掉，在写入资料时必须先将原本的资料清除掉，然后才能再写入新的资料，缺点为写入资料的速度太慢。
<span style="color:#、IIR，FIR&滤波器的异同。&
IIR&是无限长冲激响应滤波器，FIR&是有限长冲激响应滤波器。两者的比较如下：&
(1)&在相同的技术指标下，IIR&滤波器由于存在着输出对输入的反馈，所以可用比FIR&滤波器较少的阶数来满足指标的要求，所用的存储单元少，运算次数少，&较为经济。
(2)&FIR&滤波器可得到严&#26684;的线性相位，而IIR&滤波器做不到这一点，IIR&滤波器的选择性越好，其相位的非线性越严重。因而，如果IIR&滤波器要得到线性相位，又要满足幅度滤波的技术要求，必须加全通网络进行相位校正，这同样会大大增加滤波器的阶数。
(3)&FIR&滤波器主要采用非递归结构，因为无论是从理论上还是从实际的有限精度的运算中它都是稳定的，有限精度运算的误差也越小。IIR&滤波器必须采用递归结构，极点必须在z&平面单位圆内才能稳定，对于这种结构，运算中的四舍五入处理有时会引起寄生振荡。
(4)&对于FIR&滤波器，由于冲激响应是有限长的，因而可以用快速傅里叶变换算法，这样运算速度可以快得多。IIR&滤波器则不能这样运算。
(5)&从设计上看，IIR&滤波器可以利用模拟滤波器设计的现成的闭合公式、数据和表&#26684;，因此计算工作量较小，对计算工具要求不高。FIR&滤波器则一般没有现成的设计公式，一般FIR&滤波器设计仅有计算机程序可资利用，因而要借助于计算机。
(6)&IIR&滤波器主要是设计规&#26684;化的、频率特性为分段常数的标准低通、高通、带通、带阻、全通滤波器。FIR&滤波器则要灵活得多。
<span style="color:#、冒泡排序的原理。
冒泡排序(BubbleSort)的基本概念是：依次比较相邻的两个数，将小数放在前面，大数放在后面。即首先比较第<span style="color:#&个和第<span style="color:#&个数，将小数放前，大数放后。然后比较第<span style="color:#&个数和第<span style="color:#&个数，将小数放前，大数放后，如此继续，直至比较最后两个数，将小数放前，大数放后。重复以上过程，仍从第一对数开始比较(因为可能由于第<span style="color:#&个数和第<span style="color:#&个数的交换，使得第<span style="color:#&个数不再小于第<span style="color:#&个数)，将小数放前，大数放后，一直比较到最大数前的一对相邻数，将小数放前，大数放后，&第二趟结束，在倒数第二个数中得到一个新的最大数。如此下去，直至最终完成排序。
由于在排序过程中总是小数往前放，大数往后放，相当于气泡往上升，所以称作冒泡排序。
<span style="color:#、操作系统的功能。
操作系统是管理系统资源、控制程序执行，改善人机界面，提供各种服务，&合理组织计算机工作流程和为用户使用计算机提供良好运行环境的一种系统软件。资源管理是操作系统的一项主要任务，而控制程序执行、扩充机器功能、提供各种服务、方便用户使用、组织工作流程、改善人机界面等等都可以从资源管理的角度去理解。下面从资源管理的观点来看操作系统具有的几个主要功能：&
(1)&处理机管理：处理机管理的第一项工作是处理中断事件。硬件只能发现中断事件，捕捉它并产生中断信号，但不能进行处理，配置了操作系统，就能对中断事件进行处理。处理机管理的第二项工作是处理器调度。处理器是计算机系统中一种稀有和宝贵的资源，应该最大限度地提高处理器的利用率。&
(2)&存储管理：存储管理的主要任务是管理存储器资源，为多道程序运行提供有力的支撑，便于用户使用存储资源，提高存储空间的利用率。
(3)&设备管理：设备管理的主要任务是管理各类外围设备，完成用户提出的I/O&请求，加快I/O&信息的传送速度，发挥I/O&设备的并行性，提高I/O&设备的利用率，以及提供每种设备的设备驱动程序和中断处理程序，为用户隐蔽硬件细节，提供方便简单的设备使用方法。&
(4)&文件管理：文件管理是针对系统中的信息资源的管理。在现代计算机中，&通常把程序和数据以文件形式存储在外存储器(又叫辅存储器)上，供用户使用，&这样，外存储器上保存了大量文件，对这些文件如不能采取良好的管理方式，就会导致混乱或破坏，造成严重后果。为此，在操作系统中配置了文件管理，它的主要任务是对用户文件和系统文件进行有效管理，实现按名存取；实现文件的共享、保护和保密，保证文件的安全性；并提供给用户一整套能方便使用文件的操作和命令。&
(5)&网络与通信管理
<span style="color:#、拉氏变换和傅立叶变换的表达式及联系。
拉普拉斯变换对如下：
<span style="color:#、IC&设计中同步复位与异步复位的区别。
答：同步复位在时钟沿才复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
<span style="color:#、Moore&与&Mealy&状态机的特征。
答：Moore&状态机的输出仅与当前状态&#20540;有关,&且只在时钟边沿到来时才会有状态变化.&Mealy&状态机的输出不仅与当前状态&#20540;有关,&而且与当前输入&#20540;有关。
<span style="color:#、多时域设计中，如何处理信号跨时域。
答：不同的时钟域之间的信号进行通信时，需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,&双口RAM，握手信号等。
跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域<span style="color:#&中的一个信号，要送到时钟域<span style="color:#，那么在这个信号送到时钟域<span style="color:#&之前，要先经过时钟域<span style="color:#&的同步器同步后，才能进入时钟域<span style="color:#。这个同步器就是两级D&触发器，其时钟为时钟域<span style="color:#&的时钟。这样做是怕时钟域<span style="color:#&中的这个信号，可能不满足时钟域<span style="color:#&中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号或地址。当同步的是地址时，一般该地址应采用&#26684;雷码，因为&#26684;雷码每次只变一位，相当于每次只有一个同步器在起作用，&这样可以降低出错概率，象异步FIFO&的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO&来解决问题。
<span style="color:#、时钟周期为T，触发器D1&的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问，触发器D2&的建立时间T3&和保持时间T4&应满足什么条件。
在网上搜了下这道题，发现讨论的很多，其实我对这个问题也不理解，下面就给出我认为最合理的网友的参考答案：首先说下建立时间和保持时间的定义。&
建立时间(setup&time)是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(hold&time)是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，&如果保持时间不够，数据同样不能被打入触发器。
Tclk&：时钟周期
建立时间容限：相当于保护时间，这里要求建立时间容限大于等于&0。
保持时间容限：保持时间容限也要求大于等于&0。
Thold&Tclkdelay&#43;Tco&#43;Tdelay；
<span style="color:#、说说静态、动态时序模拟的优缺点。
答：静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题。
<span style="color:#、一个四级的Mux，其中第二级信号为关键信号，如何改善timing。
将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。
<span style="color:#、画出CMOS&电路的晶体管级电路图，实现Y=A*B&#43;C(D&#43;E)。
此类题目都可以采用一种做法，首先将表达式全部用与非门和非门表示，然后将用CMOS&电路实现的非门和与非门代入即可。非门既可以单独实现，也可以用与非门实现(将两输入端接在一起即可)。
下图是用非门和与非门实现&Y&的电路图。
<span style="color:#、A、B、C、D、E&进行投票，多数服从少数，输出是F(也就是如果A、B、C、D、E&中<span style="color:#&的个数比<span style="color:#&多，那么F&输出为<span style="color:#，否则F&为<span style="color:#)，用与非门实现，输入数目没有限制。
记&A&赞成时A=1，反对时A=0；B&赞成时A=1，反对时B=0；C、D、E&亦是如此。由于共<span style="color:#&人投票且少数服从多数，因此只要有三人投赞成票即可，其他人的投票结果并不需要考虑。基于以上分析，下图给出用与非门实现的电路：
<span style="color:#、用逻辑门画出D&触发器。
下图给出了用与非门搭出的维持阻塞&D&触发器：
<span style="color:#、简述latch&和filp-flop&的异同。
本题即问锁存器与触发器的异同。触发器：能够存储一位二&#20540;信号的基本单元电路统称为“触发器”。
锁存器：一位触发器只能传送或存储一位数据，而在实际工作中往往希望一次传送或存储多位数据。为此可把多个触发器的时钟输入端CP&连接起来，用一个公共的控制信号来控制，而各个数据端口仍然是各处独立地接收数据。这样所构成的能一次传送或存储多位数据的电路就称为“锁存器”。
<span style="color:#、LATCH&和DFF&的概念和区别。
本题即问&D&锁存器与D&触发器的概念与区别。D&触发器是指由时钟边沿触发的存储器单元，锁存器指一个由信号而不是时钟控制的电平敏感的设备。锁存器通过锁存信号控制，不锁存数据时，输出端的信号随输入信号变化，就像信号通过缓冲器一样，一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。
<span style="color:#、、latch&与register&的区别，为什么现在多用register。行为级描述中latch&如何产生的。
答：latch&是电平触发，register&是边沿触发，register&在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch&则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch&则会大量浪费芯片资源。
<span style="color:#、How&many&flip-flop&circuits&are&needed&to&divide&by&16&(Intel)&16&分频？&
此题即问设计&16&分频需要多少触发器，此类问题的解法是：假设需要x&分频，则需要的触发器个数N&为：
N=【<span style="color:#（）】
上式中的括号表示上取整，因此对于&16&分频，需要<span style="color:#&个触发器。
<span style="color:#、用filp-flop&和logic-gate&设计一个<span style="color:#&位加法器，输入carryin&和current-stage，&输出carryout&和next-stage.&
有点费解这个问题是考什么的。我的理解是考设计具有输入输出缓冲功能的加法器，这样理解的话，题目做起来很简单，只要将输入和输出各加一个触发器作为数据锁存器即可，也就是需要<span style="color:#&个触发器。加法功能完全由门电路实现。
<span style="color:#、实现N&位Johnson&Counter，N=5。
首先给大家解释下&Johnson&Counter，Johnson&Counter&即约翰逊计数器，又称扭环形计数器，是移位寄存器型计数器的一种。
由于环形计数器的电路状态利用率较低，为了在不改变移位寄存器内部结构的条件下提高环形计数器的电路状态利用率，只能从改变反馈逻辑电路上想办法。
事实上任何一种移位寄存器型计数器的结构都可表示为如下图所示的一般&形式。其中反馈逻辑电路的函数表达式可写成：
<span style="color:#、Cache&的主要作用是什么，它与Buffer&有何区别。&
Cache&即是高速缓冲存储器，是一种特殊的存储器子系统，其中复制了频繁使用的数据以利于快速访问。存储器的高速缓冲存储器存储了频繁访问的&RAM&位置的内容及这些数据项的存储地址。当处理器引用存储器中的某地址时，高速缓冲存储器便检查是否存有该地址。如果存有该地址，则将数据返回处理器；如果没有保存该地址，则进行常规的存储器访问。因为高速缓冲存储器总是比主RAM&存储器速度快，所以当&RAM&的访问速度低于微处理器的速度时，常使用高速缓冲存储器。&
Cache&是一个高速小容量的临时存储器，可以用高速的静态存储器芯片实现，&或者集成到CPU&芯片内部，存储CPU&最经常访问的指令或者操作数据。
Buffer&与Cache&操作的对象不一样。Buffer(缓冲)是为了提高内存和硬盘(或其他I/0&设备)之间的数据交换的速度而设计的。Cache(缓存)是为了提高cpu&和内存之间的数据交换速度而设计，也就是平常见到的一级缓存、二级缓存、三级缓存等。
<span style="color:#、嵌入式微控制器、嵌入式微处理器和嵌入式DSP&有什么区别。
嵌入式微控制器又称单片机，顾名思义，就是将整个计算机系统集成到一块芯片中。嵌入式微控制器一般以某一种嵌入式微处理器内核为核心，芯片内部集成ROM/EPROM、RAM、总线、总线逻辑、定时/计数器、WatchDog、I/O、串行口、脉宽调制输出、A/D、D/A、Flash&RAM、EEPROM&等各种必要功能和外设。为适应不同的应用需求，一般一个系列的单片机具有多种衍生产品，每种衍生产品的处理器内核都是一样的，不同的是存储器和外设的配置及封装。这样可以使单片机最大限度地和应用需求相匹配，功能不多不少，从而减少功耗和成本。
和嵌入式微处理器相比，微控制器的最大特点是单片化，体积大大减小，从而使功耗和成本下降、可靠性提高。微控制器是目前嵌入式系统工业的主流。微控制器的片上外设资源一般比较丰富，适合于控制，因此称微控制器。
嵌入式&DSP&处理器(Embedded&Digital&Signal&Processor,&EDSP)对系统结构和指令进行了特殊设计，使其适合于执行DSP&算法，编译效率较高，指令执行速度也较高。在数字滤波、FFT、谱分析等方面DSP&算法正在大量进入嵌入式领域，&DSP应用正从在通用单片机中以普通指令实现DSP功能，过渡到采用嵌入式DSP处理器。嵌入式DSP&处理器有两个发展来源，一是DSP&处理器经过单片化、EMC&改造、增加片上外设成为嵌入式DSP&处理器，TI&的TMS320C2000&/C5000&等属于此范畴；二是在通用单片机或SOC中增加DSP协处理器，例如Intel&的MCS-296&和Infineon(Siemens)的TriCore。
<span style="color:#、DSP&和通用处理器在结构上有什么不同，请简要画出你熟悉的一种DSP&结构图。
与通用处理器相比，DSP&属于专用处理器，它是为了实现实时数字信号处理而专门设计的。在结构上，DSP&一般采用哈佛结构，即数据缓存和指令缓存相分开。DSP&有专门的乘加指令，一次乘加只需一个指令周期即可完成、而通用处理器中的乘法一般使用加法实现的，一次乘法需要消耗较多的指令周期。
下图给出了&TMS320C6713&的结构框图：
<span style="color:#、用你熟悉的设计方式设计一个可预置初&#20540;的<span style="color:#&进制循环计数器，<span style="color:#&进制的呢？&
这里选择用十六进制计数器&<span style="color:#LS161&实现，原理很简单：用<span style="color:#LS161&实现N(N&16)进制计数器，只需当计数器从<span style="color:#00&增加到N-1&时让<span style="color:#LS161&清零即可。
对于&<span style="color:#&进制，当增加到<span style="color:#(0110)时将计数器清零即可。
下面简单介绍下&<span style="color:#LS161，下图为<span style="color:#LS161&的原理图：
管脚说明：&
A、B、C、D：数据输入端
QA、QB、QC、QD：数据输出端
RCO：进位输出端
CLRN：异步清零端，低电平有效
LDN：同步并行置入控制端，低电平有效
ENT、ENP：计数控制端，高电平有效。
下图为用&<span style="color:#LS161&设计的可预置初&#20540;的<span style="color:#&进制循环计数器，D3&D2&D1D0&为预置数输入端。
如果想设计&15&进制，只要在QD&QC&QB&QA=1110&时将CLRN&置低即可。
<span style="color:#、BLOCKING&和NONBLOCKING&赋&#20540;的区别。
答：非阻塞赋&#20540;：块内的赋&#20540;语句同时赋&#20540;，一般用在时序电路描述中；阻塞赋&#20540;：完成该赋&#20540;语句后才能做下一句的操作，一般用在组合逻辑描述。&
<span style="color:#、What&is&PC&Chipset?&
芯片组(Chipset)是主板的核心组成部分，按照在主板上的排列位置的不同，&通常分为北桥芯片和南桥芯片。北桥芯片提供对CPU&的类型和主频、内存的类型和最大容量、ISA/PCI/AGP&插槽、ECC&纠错等支持。南桥芯片则提供对KBC(键盘控制器)、RTC(实时时钟控制器)、USB(通用串行总线)、Ultra&DMA/33(66)EIDE&数据传输方式和ACPI(高级能源管理)等的支持。其中北桥芯片起着主导性的作用，也称为主桥(Host&Bridge)。除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel&的<span style="color:#xx&系列芯片组就是这类芯片组的代表，它将一些子系统如IDE&接口、音效、MODEM&和USB&直接接入主芯片，能够提供比PCI&总线宽一倍的带宽，达到了<span style="color:#6MB/s。
<span style="color:#、PCI&总线的含义是什么？PCI&总线的主要特点是什么？&
PCI&的英文全称为Peripheral&Component&Interconnect。即外部设备互联总线，&是于<span style="color:#93&年推出的PC&局部总线标准。PCI&总线可以分为<span style="color:#&位总线和<span style="color:#&位总线两种，一般PC&机使用<span style="color:#&位PCI&总线，服务器和高级工作站都带有<span style="color:#&位PCI&总线。PCI&总线的主要特点是传输速度高，目前可实现<span style="color:#M&的工作频率，在<span style="color:#&位总线宽度下可达到突发（Burst）传输速率<span style="color:#4MB/s，是通常ISA&总线的<span style="color:#0&倍，&可以满足大吞吐量的外设的需求。
<span style="color:#、Please&draw&schematic&of&a&common&SRAM&cell&with&6&transistors，point&out&which&nodes&can&store&data&and&which&node&is&word&line&control。
下图为用&CMOS&管搭出的SRAM&单元电路，其中T1、T3&和T2、T4&分别为一CMOS&反相器，T1、T2、T3&和T4&共同组成一个RS&锁存器。图中BL&为数据输入结点，WL&为字线控制结点。
<span style="color:#、用<span style="color:#51&设计一个带一个<span style="color:#*16&键盘加驱动八个数码管(共阳)的原理图。
这个题貌&#20284;有点问题，键盘和数码管完全由<span style="color:#51&的I/O&驱动的话，貌&#20284;只能把“驱动<span style="color:#&个数码管”理解为把个数码管的显示是一样的，即<span style="color:#&个数码管的数据输入端并接后连接到<span style="color:#51&的I/O&上，共阳端(可以认为是片选端)直接接至高电平。&
<span style="color:#*16&个键盘只要需要<span style="color:#&个I/O&口，而<span style="color:#51&只有<span style="color:#&个I/O，去掉<span style="color:#&个就剩<span style="color:#&个了，要想让<span style="color:#&个数码管显示不同的内容，则至少需要<span style="color:#&个I/O，所以无法达到这样的效果，因此只能将<span style="color:#&个数码管显示的内容相同。
按键的解法使用矩阵式键盘接法即可。&
由于&<span style="color:#51&的驱动能力不够，一般在数码管和<span style="color:#51&之间接一驱动能力更大的芯片(如<span style="color:#LS245)。&
<span style="color:#、有一个LDO&芯片将用于对手机供电，需要你对它进行评估，你将如何设计你的测试项目？&
LDO&为低压差线性稳压器，这里将其用于对手机供电。需要评估的指标主要有两个：LDO&的供电电流和供电电压、LDO&的输出电压噪声抑制比。由于手机是电池供电，因此测试该LDO&芯片是最好选用锂电池给芯片供电。
供电电流与供电电压的测试：选择一台具有存储功能的示波器，在对应测试点测试芯片的输出电压和输出电流(可能需要用数字万用表测)，观察结果看起输出电压与输出电流是否满足手机的正常工作要求。
输出电压噪声抑制比：这个也许需要更精确的仪器去测了，我不是很懂，希望大家指教。
芯片性能的测试需要长时间测试，而且需要在不同环境下测试，如改变温度、湿度，或者在移动条件下测试。此外，还要测试输入电压发生变化时输出电压和输出电流的变化。
参考知识库
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