DDS介绍（自己整理）
1971年，美国学者J.Tierney等人撰写的“A DIGITAL Frequency Synthesizer”-文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新给 成原理。限于当时的技术和器件产，它的性牟指标尚不能与已有的技术盯比，故未受到重视。近1年间，随着微电子技术的迅速发展，直接数字频率合成器（Direct DIGITAL Frequency Synthesis简称DDS或DDFS）得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。具体体现在相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比。DDS是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。 一、
DDS原理和结构
DDS的基本大批量是利用采样定量，通过查表法产生波形。DDS的结构有很多种，其基本的电路原理可用图1来表示。
相位累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲fs，加法器将控制字k与累加寄存器输出的累加相位数据相加，把相加后的结果送到累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位加累加。由此可以看出，相位累加器在每一个中输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的出频率就是DDS输出的信号频率。
用相位累加器输出的数据作为波形存储器（ROM）的相位取样地址。这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。
DDS在相对带宽、频率转换时间、高分头放力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。
下面以AD9850为例来谈一谈DDS的工作原理。DDS系统的核心是相位累加器，每来一个时钟脉冲，它的内容就更新一次。在每次更新时，相位增量寄存器的相位增量M就加到相位累加器中的相位累加值上。假设相位增量寄存器的M为00...01，相位累加器的初值为00...00。这时在每个时钟周期，相位累加器都要加上00...01。如果累加器位宽n是32位，相位累加器就需要232个时钟周期才能恢复初值（见图２）。
相位累加器的输出作为正弦查找表的查找地址。查找表中的每个地址代表一个周期的正
弦波的一个相位点，每个相位点对应一个量化振幅值。因此，这个查找表相当于一个相位／振幅变换器，它将相位累加器的相位信息映射成数字振幅信息，这个数字振幅值就作为D/A变换器的输入。
M=1, 这个相应的输出正弦波频率等于时钟频率除以232。如果M=2，输出频率就增加１倍。对于一个n-bit的相位累加器来说，就有2n个可能的相位点，相位增量寄存器中控制字M就是在每个时钟周期被加到相位累加器上的值。假设时钟频率为fc，那么输出正弦波的频率就为：
f0 = M*fc / 2n
这就是DDS的“tuning
equation”。这个系统的分辨率达fc / 2n ，如果n = 32 ，分辨率比40亿分之一还要好，在一个实际应用的DDS系统里，相位累加器的所有输出位并没有全部送到查找表，一般只取高K位（AD9850就只取高13到15位），于是既减少了查找表的规模，又不影响系统的频率分辨率。这个相位输出给最后的输出只带来小到可以接受的相位噪声。相位噪声基本上来源于参考时钟。
在DDS系统中，最重要的是对带宽和频率纯度之间的折中。如果时钟频率降低，则Nyquist频率下降，带宽减小，同时D/A变换器的分辨率提高，这样就可以得到更高的频率纯度。所以，对DDS输出频率分频就 可以减小带宽并且提高频谱纯度。模拟信号频谱纯度主要取决于D/A变换器的性能。
上述基本DDS系统是相当灵活的。而且拥有高分辨率。它可以通过相位累加器来同时相位连续地改变频率。然而，实际DDS系统首先要在相位累加器之前加入一个内部缓冲寄存器（即图中的Data and control input register），通常这个缓存串行输入相位累积值，按顺序字节输入（Byte-load）相位控制字。由于相位增量寄存器和相位累加器是并行输入，加了缓存相当于串并转换，可以减少封装的管脚数。控制字载入缓存与相位增量寄存器以及相位累加器的并行输出是同步的，因此不影响DDS的速率。
二、DDS的特点
（1）输出频率相对带宽较宽
输出频率带宽为50%fs（理论值）。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40%fs。
（2）频率转换时间短
DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率时间等于频率控制字的传输，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。
（3）频率分辨率极高
若时钟fs的频率不变，DDS的频率分辨率就是则相位累加器的位数N决定。只要增加相位
累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1Hz数量级，许多小于1mHz甚至更小。
（4）相位变化连续
改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。
（5）输出波形的灵活性
只要在DDS内部加上相应控制如调频控制FM、调相控制PM和调幅控制AM，即可以方便灵活地实现调频、调相和调幅功能，产生FSK、PSK、ASK和MSK等信号。另外，只要在DDS的波形存储器存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时，既可得到正交的两路输出。
（6）其他优点
由于DDS中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高，且易于程控，使用相当灵活，因此性价比极高。
缺点：DDS也有局限性，主要表现在：
（1）输出频带范围有限
由于DDS内部DAC和波形存储器（ROM）的工作速度限制，使得DDS输出的最高频有限。目前市场上采用CMOS、TTL、ECL工艺制作的DDS工习片，工作频率一般在几十MHz至400MHZ左右。采用GaAs工艺的DDS芯片工作频率可达2GHz左右。
（2）输出杂散大
由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差（由存储器有限字长引起）造成的杂散和DAC非理想特性造成的杂散。
三、DDS与模拟PLL的比较
输出分辨率小：只要相位累加器的位宽足够大，参考时钟频率足够小，则分辨率可以很小：AD9850（参考时钟频率fc=125MHz）的相位累加器为32位，分辨率0.03Hz；AD9830(参考时钟频率fc=50MHz)的相位累加器为32位，分辨率0.012Hz； AD9852（参考时钟频率fc=300MHz）的相位累加器为48位，分辨率1*10-6Hz。相反，模拟锁相环的合成器的分辨率为1KHz，它缺乏数字信号处理的固有特性。
输出频率变换时间小：一个模拟锁相环的频率变换时间主要是它的反馈环处理时间和压控振荡器的响应时间，通常大于1ms。整片DDS合成器的频率变换时间主要是DDS的数字处理延迟，通常为几十个ns（AD9850最小43ns）。
调频范围大：一个负反馈环的带宽输出参考频率决定了模拟锁相环的稳定的调频范围；整片的DDS合成器是不受稳定性的影响的，在整个Nyquist频率范围内是可调的。
相位噪声：DDS优于PLL的最大优势就是它的相位噪声。由于数字正弦信号的相位与时间成线形关系，整片的DDS输出的相位噪声比它的参考时钟源的相位噪声小。而模拟锁相环的相位噪声是它的参考时钟的相位噪声的加倍。
体积小、集成度高：整片的DDS封装成小面积芯片，因而比PLL的占板面积小得多。
功耗小：整片的DDS的功耗比早期的离散型DDS要小，例如ADV功耗为155mW，以100MHz为参考时钟，产生一个40MHz的信号。这可以与离散型模拟锁相环相抗衡。
设计方便：整片DDS包括了信号D/A变换器，在系统设计时易于实现，而且现在的DDS不再需要专门的射频设计，简单的数字控制减少了硬件的复杂性。
但是DDS频率合成目前还存在工作频率高端受限，主要是受DAC器件速率限制，杂波电平高（较好的有-70dBc），作为时钟发生器时边缘抖动大等缺点。
四、实现DDS的三种技术方案
采用高性能DDS单片电路的解决方案
随着微电子技术的飞速发展，目前高超
性能优良的DDS产品不断推出，主要有QUALCOMM、AD、Sciteg和Stanford等公司单片电路（monolithic）。QUALCOMM公司推出了DDS系列Q2220、Q2230、Q2334、Q2240、Q2368，其中Q2368的时钟频率为130MHz，分辨率为0.03Hz，杂散控制为-76dBc，变频时间为0.1μs;美国AD公司也相继推出了他们的DDS系列：AD9850、AD9851、可以实现线性调频的AD9852、两路正交输出的AD9854以及以DDS为核心的QPSK调制器AD9853、数字上变频器AD9856和AD9857.AD公司的DDS系列产品以其较高的性能价格比，目前取得了极为广泛的应用。AD公司的常用DDS芯片选用列表见表1.下面仅对比较常用的AD9850芯片作一简单介绍。 AD9850是AD公司采用先进的DDS技术1996年推出的高集成度DDS频率合成器，它内部包括可编程DDS系统、高性能DAC及高速比较器，能实现全数字编程控制的频率合成器和时钟发生器。接上精密时钟源，AD9850可产生一个频谱纯净、频率和相位都可编程控制的模拟正弦波输出。此正弦波可直接用作频率信号源或转换成方波用作时钟输出。AD9850接口控制简单，可以用8位并行口或串行口经、相位等控制数据。32位频率控制字，在125MHz时钟下，输出频率分产率达0.029Hz。先进的CMOS工艺使AD9850不仅性能指标一流，而且功耗少，在3.3V供电时，功耗仅为155mW。扩展工业级温度范围为-40～+85摄氏度，其封装是28引脚的SSOP表面封装。
32位相位累加器，截断成14位，输入正弦查询表，查询表输出截断成10位，输入到DAC。DAC输出两个互补的模拟电流，接到滤波器上。调节DAC满量程输出电流，需外接一个电阻Rset，其调节关系是Iset=32（1.248V/Rset），满量程电流为10～20mA。
2采用低频正弦波DDS单片电路的解决方案
公司的电源管理事业部推出低频正弦波DDS单片电路ML2035以其价格低廉、使用简单得到广泛应用。ML2035特性：（1）输出频率为直流到25kHz，在时钟输入为12.352MHz野外频率分辨率可达到1.5Hz（-0.75～+0.75Hz），输出正弦波信号的峰-峰值为Vcc；（2）高度集成化，无需或仅需极少的外接元件支持，自带3～12MHz晶体振荡电路；（3）兼容的3线SPI串行输入口，带双缓冲，能方便地配合单片机使用；（4）增益误差和总谐波失真很低。
DIP-8封装，各引脚功能如下：
（1）Vss：-5V电源；
(2)SCK：串行时钟输入，在上升沿将串行数据锁入16位移位寄存器；
（3）SID：串行数据输入，该串行数据为频率控制字，决定6脚输出的频率；搜索关键字：
&&&&摘要直接数字频率合成(DDS)技术推动了频率合成领域的高速发展，但固有的杂散特性极大的限制了其应用发展。在分析DDS工作原理及杂散噪声来源的基础上，介绍了几种杂散抑制的方法，其中重点讨论了PLL+DDS技术，详细阐述了其原理和具体实现方法，经过实际应用，完全满足电路高捷变速度、高稳定性，超宽带的要求，具有广阔的应用前景。
&&&&中图分类号：TN741文献标识码：B
&&&&关键词DDS；杂散抑制；抖动注入技术；PLL+DDS技术
&&&&频率合成技术起源于二十世纪30年代，当时所采用的频率合成方法是直接频率合成。它是利用混频、倍频、分频的方法由参考源频率经过加、减、乘、除运算，直接组合出所需要的的频率。它的优点是捷变速度快，相位噪声低，但由于结构复杂，价格昂贵，很快被淘汰。在此之后出现了间接频率合成。这种方法主要是将相位反馈理论和锁相环技术运用于频率合成领域，即所谓的PLL频率合成技术。PLL频率合成技术克服了直接式频率合成的许多缺点，特别是它易于集成化，使得体积小、相位噪声低、杂散抑制输出频率高，但它的频率切换时间相对较长。随着数字信号理论和超大规模集成电路的发展，在频率合成领域诞生了技术性的革命，那就是直接数字频率合成技术（direct
synthesis,DDS）。这是一种频率合成的新方法，频率转换时间短、频率分辨率高、输出相位连续、控制灵活方便，但其频率上限较低且杂散较大，极大的限制了DDS的推广和应用。随着电子技术的发展，各类电子系统对信号源的要求越来越高，如何抑制DDS输出信号中杂散也就成了研究热点。本文给出了几种抑制杂散的方法，对于运用DDS技术进行工程设计具有一定指导作用。
&&&&1DDS的工作原理[1]
&&&&DDS工作结构如图1所示：
&&&&DDS系统的核心是相位累加器，它由N位加法器与N位相位寄存器构成，类似一个简单的计数器。每来一个时钟脉冲，相位寄存器的输出就增加一个步长的相位增量值，加法器将频率控制数据与累加寄存器输出的累加相位数据相加，把相加结果送至累加寄存器的数据输端。相位累加器进人线性相位累加，累加至满量时产生一次计数溢出，这个溢出频率即为DDS的输出频率。正弦查询表是一个可编程只读存储器()，存储的是以相位为地址的一个周期正弦信号的采样编码值，包含一个周期正弦波的数字幅度信息。将相位寄存器的输出与相位控制字相加得到的数据作为一个地址对正弦查询表进行寻址，查询表把输人的地址相位信息映射成正弦波幅度信号，驱动DAC,输出模拟信号;低通平滑并滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。
&&&&任何频率的余弦波形都可以看作是由一系列取样点组成。设采样时钟频率为fc余弦波每一周期由K个采样点组成，则该余弦波的频率为
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&设存储器中存了K个数据，（一个周期的采样数据），若相位累加器的步进值为M，则每周期的采样点数为K/M，输出频率为
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
&&&&假设相位累加器为N位，且全部用作对存储器的寻址，则
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
&&&&这就是DDS方程，根据取样定理 ，所以 。实际中一般
&&&&一般情况下为了提高波形相位精度N取值较大，如果直接将N全部作为波形存储器的地址，则需要极大的存储容量，实际中一般只取N的高位作为地址而省去低位。这样的做法不会引起输出频率分辨率的降低，但会使波形幅值发生变化，这样的误差称为截断误差，在接下来的章节里将进行详细讨论。
&&&&2DDS杂散特性分析
&&&&DDS的数字化处理体现了频率捷变速度快、相位连续、易于编程控制等诸多优异性能，但同时全数字化结构也带来丰富的杂散。DDS的杂散主要来自三个方面：
&&&&●相位截断引入的杂散
&&&&●存储器的幅度量化误差
&&&&●DAC转换误差
&&&&下面逐一给予介绍。
&&&&2.1 相位截断引入的杂散
&&&&在DDS中，一般相位累加器的位数N大于ROM的寻址位数P，因此累加器的输出寻址
&&&&其N一P个低位就必须舍掉，这样就不可避免地产生相位误差，称为相位截断误差，表现在输出频谱上就是杂散分量。因为DDS输出信号通常是正弦信号，因此它的相位截断具有明显的周期性。这相当于周期性的引入一个截断误差，最终影响就是输出信号带有一定的谐波分量。相位截断并不是每个输出点都产生杂散。它们的大小取决于三个因素：累加器的位数N，寻址位数P，频率控制字FCW。杂散分量分布在基频两边，是DDS杂散的主要来源。
&&&&& 2.2 幅度量化引入的杂散
&&&&由于DDS内部波形存储器中存储的正弦幅度值是用二进制表示的，对于越过存储器字长的正弦幅度值必须进行量化处理，这样就引人了量化误差。幅度量化主要有两种方式，即舍入量化和截尾量化，实际中DDS多采用舍入量化方式。一般地，幅度量化引人的杂散水平低于相位截断和DAC非理想转换特性所引起的杂散水平。
&&&&& 2.3 DAC转换引入的杂散&&&&&&&&DAC转换带来的杂散主要包括DAC非线性带来的杂散和DAC毛刺引起的杂散。由于DAC非线性的存在，使得查找表所得的幅度序列从DAC的输入到输出要经过一个非线性的过程，加之DDS是一个采样系统，产生的谐波分量会以采样频率为周期搬移。另外，DAC的有限分辨位数，D/A转换过程中的瞬间毛刺，时钟泄露，转换速率受限等，也会在数模转换中产生了大量杂散频率分量。
&&&&& 3改善DDS杂散的方法
&&&&全数字结构给DDS带来输出带宽和杂散的不足。目前，降低DDS输出杂散的方法主要有以下几种：
&&&&3.1 采用抖动注入技术
&&&&由前面的分析可知,相位截断误差给输出信号引入了周期性的杂散,因此设法破坏杂散的周期性及其与信号的相关性,可以有效地抑制相位截断带来的误差。抖动注入技术是基于打破相位截断误差周期性的原理工作的，采用抖动注入后的杂散抑制可达到与增加2bit相位寻址相同的效果。抖动注入采用加入满足一定统计特性的扰动信号来打破误差信号序列周期性，将具有较大幅度的单根杂散信号谱线的功率在较宽的频率范围内进行平均来改善总的信号频谱质量。根据抖动注入的位置不同，可有频率控制字加扰、R0M寻址加扰、幅度加扰，根据抖动注入的误差对象不同，由相位截断误差加扰和幅度量化误差加扰。C．E．Wheatly提出了一种针对相位截断误差的抖动注入方法，在每次累加器溢出时，产生一个随机整数加到累加器上，使相位累加器的溢出随机性的提前，从而打破周期性，抑制了杂散，但增加了背景噪声。
&&&&& 3.2 ROM幅度表压缩
&&&&DDS是通过查表将相位转换为幅度值，如果能够将幅度表进行压缩就相当于增加了R0M数据寻址位数，DDS输出频谱将进一步得到改善。各国学者对此进行了研究并提出了各种压缩算法，利用三角函数的恒等变换，将一个大的R0M分成几个小R0M，通过逻辑实现对sin的近似。还可以利用弦信号的波形具有四分之一对称性，R0M表中只需存储[0，丌／2]的波形，在电路中利用相位的最高位控制输出波形的符号，次高位控制R0M表的寻址，对相位和幅度进行适当的翻转便可得到整周期波形，R0M表压缩比4：1。在成功压缩了R0M表的同时也带来了一些缺点，如逻辑复杂、实时性下降等。
&&&&3.3 PLL+DDS法
&&&&如前所述，DDS技术具有频率分辨率高，频率捷变速度快，变频相位连续等优点，但带宽和杂波抑制较差，而PLL频率合成技术具有宽带、高频率、频谱质量好，对杂散抑制较强等优点，但其频率捷变速度较慢。所以，在一些信号捷变速度、带宽，频谱质量要求相对折中的电路中，结合PLL频率合成技术与DDS技术的结合，将是一种解决DDS杂散的理想。
&&&&& 3.3.1PLL+DDS频率合成原理
&&&&将DDS技术和PLL频率合成技术结合起来，用一个低频的DDS源激励一个PLL系统，用PLL环路将DDS信号倍频到高频信号，用滤除DDS输出信号杂波干扰，从而使系统同时具有锁相环技术和DDS技术的优点，使输出的信号满足电路的需要。系统组成如图2所示
&&&&& 3.3.2PLL+DDS中的杂散抑制
&&&&当DDS源驱动PLL锁相环时，因为PLL锁相环相当于一个高Q值的跟踪，其带宽一般不大于100KHz，所以DDS中的大部分杂散会被抑制的很好，从而DDS输出信号中的杂散偏离主谱线距离大于锁相环路带宽的杂散不会恶化。在PLL+DDS系统中，应根据DDS的原理选择适当的时钟频率和输出信号频率，使DDS输出信号与边端的杂散处于相对理想状态，从而提高了系统的频谱纯度。
&&&&& 3.3.3PLL+DDS的实现
&&&&PLL+DDS的组成如图3所示，下面介绍所选用的主要器件：
&&&&& 1. DDS部分
&&&&选用AD公司的AD9852高度集成化芯片,它采用了先进的DDS技术,结合内部高速、高性能D/A 转换器和比较器,形成可编程、可灵活使用的频率合成功能。当提供给AD9852精确的频率时钟源时,AD9852将产生高稳定、可编程频率相幅的正弦波。AD9852使用先进的CMOS技术,使得提供给这个高性能芯片的工作电压仅为3.3V。
&&&&& 2. PLL合成器部分
&&&&PLL合成器部分采用AD公司的ADF4106，它主要由低噪声数字鉴相器、精确电荷泵、可编程、可编程A、B计数器及双模牵制等部件组成。数字鉴相器用来对R计数器和N计数器的输出相违进行比较，然后输出一个与二者相位误差成比例的误差电压。鉴相器内部还有一个可编程的延迟单元，用来控制翻转脉冲宽度，这个脉冲保证鉴相器传递函数没有死区，因此降低了相位噪声和引入的杂散。
&&&&& 4结束语
&&&&直接数字频率合成（DDS）是一种新型的频率合成技术，它代表了频率合成技术数字化发展的新方向。但是，DDS所固有的杂散和噪声，并且在频率升高时杂散和噪声也随之增加，使它的应用范围有一定的限制。所以如何减少DDS输出中的杂散和噪声成分是当今DDS研究中的核心问题之一。本文所介绍的抖动注入技、平衡DAC结构以及关于ROM幅度表压缩的几种算法，都能有效地减少DDS输出信号中的杂散。尤其当要求得到既有高的频率分辨率，又有较快的转换速度和较低噪声的高频甚至微波信号时，DDS+PLL技术就显现出了较强的优越性，经过实际的工程应用，达到了令人满意的效果。总之，随着科技的不断发展DDS的性能会不断地完善，DDS应用领域也会不断地拓展。&&&&&&&&本文的创新点：巧妙利用DDS技术和锁相环技术的各自特点，将两者结合起来，扬长避短，有效地抑制了系统的杂散，产生高分辨率，低噪声，高捷变速度的信号，满足电路对高质量信号的要求，具有广阔的发展前景。
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DDS技术及其在BITS中的应用
来源：本站整理
作者：刘爱珊日 11:13
[导读] DDS技术及其在BITS中的应用
在频率合成（FS, Frequency Synthesis）领域中，常用的频率合成技术有模拟锁相环、数字锁相环、小数分频锁相环（fractional-N PLL Synthesis）等
DDS技术及其在BITS中的应用
在频率合成（FS, Frequency Synthesis）领域中，常用的频率合成技术有模拟锁相环、数字锁相环、小数分频锁相环（fractional-N PLL Synthesis）等，直接数字合成(Direct Digital Synthesis－DDS)是近年来新的FS技术。单片集成的DDS产品是一种可代替锁相环的快速频率合成器件。DDS是产生高精度、快速变换频率、输出波形失真小的优先选用技术。DDS以稳定度高的参考时钟为参考源，通过精密的相位累加器和数字信号处理，通过高速D/A变换器产生所需的数字波形（通常是正弦波形），这个数字波经过一个模拟滤波器后，得到最终的模拟信号波形。如图１所示，通过高速DAC产生数字正弦数字波形，通过带通滤波器后得到一个对应的模拟正弦波信号，最后该模拟正弦波与一门限（例如０）进行比较得到方波时钟信号。
　　DDS系统一个显著的特点就是在数字处理器的控制下能够精确而快速地处理频率和相位。除此之外，DDS的固有特性还包括：相当好的频率和相位分辨率（频率的可控范围达μHz级，相位控制小于0.09°）,能够进行快速的信号变换（输出DAC的转换速率300百万次/秒）。这些特性使DDS在军事雷达和通信系统中应用日益广泛。
　　其实，以前DDS价格昂贵、功耗大（以前的功耗达Watt级）、DAC器件转换速率不高，应用受到限制，因此只用于高端设备和军事上。随着数字技术和半导体工业的发展，DDS芯片能集成包括高速DAC器件在内的部件，其功耗降低到mW级（ADv时功耗为155mW），功能增加了，价格便宜。因此，DDS也获得广泛的应用：现代电子器件、通信技术、医学成像、无线、PCS/PCN系统、雷达、卫星通信。
DDS技术及其在BITS中的应用
　　　　　　　　　　　　　　　　　　　　　　　武汉邮电科学研究院&&&& 刘爱珊&
　　在频率合成（FS, Frequency Synthesis）领域中，常用的频率合成技术有模拟锁相环、数字锁相环、小数分频锁相环（fractional-N PLL Synthesis）等，直接数字合成(Direct Digital Synthesis－DDS)是近年来新的FS技术。单片集成的DDS产品是一种可代替锁相环的快速频率合成器件。DDS是产生高精度、快速变换频率、输出波形失真小的优先选用技术。DDS以稳定度高的参考时钟为参考源，通过精密的相位累加器和数字信号处理，通过高速D/A变换器产生所需的数字波形（通常是正弦波形），这个数字波经过一个模拟滤波器后，得到最终的模拟信号波形。如图１所示，通过高速DAC产生数字正弦数字波形，通过带通滤波器后得到一个对应的模拟正弦波信号，最后该模拟正弦波与一门限（例如０）进行比较得到方波时钟信号。
　　DDS系统一个显著的特点就是在数字处理器的控制下能够精确而快速地处理频率和相位。除此之外，DDS的固有特性还包括：相当好的频率和相位分辨率（频率的可控范围达μHz级，相位控制小于0.09°）,能够进行快速的信号变换（输出DAC的转换速率300百万次/秒）。这些特性使DDS在军事雷达和通信系统中应用日益广泛。
　　其实，以前DDS价格昂贵、功耗大（以前的功耗达Watt级）、DAC器件转换速率不高，应用受到限制，因此只用于高端设备和军事上。随着数字技术和半导体工业的发展，DDS芯片能集成包括高速DAC器件在内的部件，其功耗降低到mW级（ADv时功耗为155mW），功能增加了，价格便宜。因此，DDS也获得广泛的应用：现代电子器件、通信技术、医学成像、无线、PCS/PCN系统、雷达、卫星通信。
　　下面以AD9850为例来谈一谈DDS的工作原理。DDS系统的核心是相位累加器，每来一个时钟脉冲，它的内容就更新一次。在每次更新时，相位增量寄存器的相位增量M就加到相位累加器中的相位累加值上。假设相位增量寄存器的M为00...01，相位累加器的初值为00...00。这时在每个时钟周期，相位累加器都要加上00...01。如果累加器位宽n是32位，相位累加器就需要232个时钟周期才能恢复初值（见图２）。
　　相位累加器的输出作为正弦查找表的查找地址。查找表中的每个地址代表一个周期的正弦波的一个相位点，每个相位点对应一个量化振幅值。因此，这个查找表相当于一个相位／振幅变换器，它将相位累加器的相位信息映射成数字振幅信息，这个数字振幅值就作为D/A变换器的输入。
　　例如n=32,& M=1, 这个相应的输出正弦波频率等于时钟频率除以232。如果M=2，输出频率就增加１倍。对于一个n-bit的相位累加器来说，就有2n个可能的相位点，相位增量寄存器中控制字M就是在每个时钟周期被加到相位累加器上的值。假设时钟频率为fc，那么输出正弦波的频率就为：
　　　　　　f0 = M*fc / 2n
　　这就是DDS的“tuning& equation”。这个系统的分辨率达fc / 2n ，如果n = 32 ，分辨率比40亿分之一还要好，在一个实际应用的DDS系统里，相位累加器的所有输出位并没有全部送到查找表，一般只取高K位（AD9850就只取高13到15位），于是既减少了查找表的规模，又不影响系统的频率分辨率。这个相位输出给最后的输出只带来小到可以接受的相位噪声。相位噪声基本上来源于参考时钟。
　　在DDS系统中，最重要的是对带宽和频率纯度之间的折中。如果时钟频率降低，则Nyquist频率下降，带宽减小，同时D/A变换器的分辨率提高，这样就可以得到更高的频率纯度。所以，对DDS输出频率分频就可以减小带宽并且提高频谱纯度。模拟信号频谱纯度主要取决于D/A变换器的性能。
　　上述基本DDS系统是相当灵活的。而且拥有高分辨率。它可以通过相位累加器来同时相位连续地改变频率。然而，实际DDS系统首先要在相位累加器之前加入一个内部缓冲寄存器（即图中的Data and control input register），通常这个缓存串行输入相位累积值，按顺序字节输入（Byte-load）相位控制字。由于相位增量寄存器和相位累加器是并行输入，加了缓存相当于串并转换，可以减少封装的管脚数。控制字载入缓存与相位增量寄存器以及相位累加器的并行输出是同步的，因此不影响DDS的速率。
DDS比模拟PLL优越的特点
　　输出分辨率小：只要相位累加器的位宽足够大，参考时钟频率足够小，则分辨率可以很小：AD9850（参考时钟频率fc=125MHz）的相位累加器为32位，分辨率0.03Hz；AD9830(参考时钟频率fc=50MHz)的相位累加器为32位，分辨率0.012Hz； AD9852（参考时钟频率fc=300MHz）的相位累加器为48位，分辨率1*10-6Hz。相反，模拟锁相环的合成器的分辨率为1KHz，它缺乏数字信号处理的固有特性。
　　输出频率变换时间小：一个模拟锁相环的频率变换时间主要是它的反馈环处理时间和压控振荡器的响应时间，通常大于1ms。整片DDS合成器的频率变换时间主要是DDS的数字处理延迟，通常为几十个ns（AD9850最小43ns）。
　　调频范围大：一个负反馈环的带宽输出参考频率决定了模拟锁相环的稳定的调频范围；整片的DDS合成器是不受稳定性的影响的，在整个Nyquist频率范围内是可调的。
　　相位噪声：DDS优于PLL的最大优势就是它的相位噪声。由于数字正弦信号的相位与时间成线形关系，整片的DDS输出的相位噪声比它的参考时钟源的相位噪声小。而模拟锁相环的相位噪声是它的参考时钟的相位噪声的加倍。
　　体积小、集成度高：整片的DDS封装成小面积芯片，因而比PLL的占板面积小得多。
　　功耗小：整片的DDS的功耗比早期的离散型DDS要小，例如ADV功耗为155mW，以100MHz为参考时钟，产生一个40MHz的信号。这可以与离散型模拟锁相环相抗衡。
　　设计方便：整片DDS包括了信号D/A变换器，在系统设计时易于实现，而且现在的DDS不再需要专门的射频设计，简单的数字控制减少了硬件的复杂性。
　　但是DDS频率合成目前还存在工作频率高端受限，主要是受DAC器件速率限制，杂波电平高（较好的有-70dBc），作为时钟发生器时边缘抖动大等缺点。
DDS在BITS中的应用
　　通信楼综合定时系统（BITS—the Building Integrated Timing System）设备是同步网中提供时钟同步信号的关键设备。烽火公司的BITS设备Clockstar 可以通过配置不同的振荡源，如铯原子振荡器、铷原子振荡器、高稳定的晶体振荡器，提供不同质量等级的定时信号，即一级（PRC）、二级、三级的定时源。
　　Clockstar由GPS/GLONASS接收机、基准盘、输入盘、合成盘、时钟分配盘以及测量盘组成。其中合成盘的主要任务是产生同步时钟，它以输入盘输出的秒脉冲为参考，以基准盘提供的10MHz信号作为时钟，同时测量时钟频率和两秒脉冲的相位，再根据测量值修正DDS的相位增量（控制字），消除输出频率的漂移，为分配盘和测量盘提供一个频率稳定的2048kHz的时钟信号。该盘传统的跟踪参考源的的功能由DDS完成。这里的DDS采用AD公司的AD9852，其相位累加器位宽是48bit，D/A变换器输出位宽是12位，分辨率达１*10-6Hz；它以基准盘输出的10MHz信号倍频后的200MHz作为参考时钟，产生一个高分辨率、低杂散的正弦波信号。
　　输入盘通过“择优录用”原则从GPS/GLONASS定时信号、铯原子钟以及其他BITS或SEC传来的定时源中选择一个作为参考源。输入盘的参考源分频出一个秒脉冲，与基准盘送来的10M信号分频出来的秒脉冲进行比相，得到一个相位差，由CPU根据一定的算法不断修正相位增量，再将此相位增量送到DDS。对DDS而言，该相位增量就是控制字。DDS以此控制字产生一个稳定的频率，从而消除输出频率的漂移。假如合成盘采用传统的锁相环，则稳定度小，频率牵引范围窄。DDS可以保持与基准盘一样的精度（10-10），频率牵引范围宽，从而稳定地精确地跟踪输入盘的参考定时信号。
　　DDS作为频率合成技术倍受青睐，但是也存在一些问题。随着数字技术的发展，相信DDS会有更为出色的表现。BITS使用DDS代替传统的锁相环，频率准确度、频率稳定度、牵引范围、漂移产生、漂移转移、相位瞬变等性能指标均符合G.812节点从钟的要求，并有余量。因此，用DDS技术产生的定时信号是满足同步要求的。
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