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首先是破解6.5se版本，这个在网上有很多的资料，很容易的破解，这个是笔记容易的。&我的目的很明确，就是ISE可以直接调用modelsim仿真，接下来设置modelsim，可以为ise调用，首先要明确，modelsim为ise可以使用，modelsim必须要含有xilinx的库，接下来 了解modelsim中要生成的3个库。　　simprims_ver:用于布局布线后的仿真。　　unisims_ver :如果要做综合后的仿真，还要编译这个库。　　xilinxcorelib_ver:如果设计中调用了CoreGen产生的核，则还需要编译这个库。　　第一步：在modelsim环境下，新建工程，工程的路径与你想把库存储的路径一致。（注意：此处一定要注意把Modelsim安装在简单路径下，最好不要有中文与空格，否则你会在编译snisims_ver 是问题多多，头疼之极，我的modelsim安装路径是在”D:\modeltech_6.5“）。& & & 第二步：新建库，库名起作simprims_ver。存放位置是：$MODEL_TECH/../simprims_ver。存放路径还是比较满意的，(*^__^*) 嘻嘻……，网上我看到很多人都放在估计的路径上，我觉得还是这个路径比较满意。 &&&
&第三步：在modelsim的命令栏上，打下如下命令：vlog -work simprims_ver G:/Xilinx91i/verilog/src/simprims/*.v&其中的G:/Xilinx91i是我的Xilinx的安装路径，你把这个改成你的就行了。(下同)编译完之后，你会发现你的工程文件夹下出现了一个simprims文件夹，里面又有很多个文件夹。这些就是我们要的库了。第四步：按照上面的方法，编译另外两个库。所需要键入的命令分别如下：vlog -work unisims_ver G:/Xilinx91i/verilog/src/unisims/*.vvlog -work xilinxcorelib_ver G:/Xilinx91i/verilog/src/XilinxCoreLib/*.v3个库都建好了，可以看到如下：&如果你想要编译的是VHDL的库，你需要建立的库分别是simprim,unisim和xilinxcorelib。这三个库所需要的modelsim指令分别如下：　　vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_Vcomponents.vhd　　vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_Vpackage.vhd　　vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_VITAL.vhd　　vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VCOMP.vhd　　vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VPKG.vhd　　vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VITAL.vhd　　vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VCFG4K.vhd　　vcom –work xilinxcorelib d:Xilinx/VHDL/src/ XilinxCoreLib/*.vhd关于VHDL方面，我没有实践过　第五步：把库建好后，接下来的事情就是使它成为modelsim的标准库。这只要修改modelsim安装目录下的modelsim.ini文件就可以了。修改后的内容如下：　　[Library]　　std = $MODEL_TECH/../std　　ieee = $MODEL_TECH/../ieee　　verilog = $MODEL_TECH/../verilog　　vital2000 = $MODEL_TECH/../vital2000　　std_developerskit = $MODEL_TECH/../std_developerskit　　synopsys = $MODEL_TECH/../synopsys　　modelsim_lib = $MODEL_TECH/../modelsim_lib　　simprims_ver = $MODEL_TECH/../simprims_verunisims_ver = $MODEL_TECH/../unisims_verxilinxcorelib_ver = $MODEL_TECH/../xilinxcorelib_ver　　注意的是，这个文件是只读属性。修改之前要把这个属性去掉。　　第六步：关掉工程，重启modelsim。查看这3个库是否在library框里面。接下来说的是ISE的使用，新建一个工程，工程名是LED_TEST，&LED_TEST.v文件内容如下：=================================================================`timescale 1ps / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:&// Engineer:&//&// Create Date: & &22:11:04 06/06/2012&// Design Name:&// Module Name: & &LED_TEST&// Project Name:&// Target Devices:&// Tool versions:&// Description:&//// Dependencies:&//// Revision:&// Revision 0.01 - File Created// Additional Comments:&////////////////////////////////////////////////////////////////////////////////////module LED_TEST(& & CLK,& & RSTn,& & LED_Out);input CLK;input RSTn;output LED_O/*************************************///parameter T1S = 32'd20_000_000;parameter T1S = 32'd3;/*************************************/reg [31: 0]Count1;always @ ( posedge CLK or negedge RSTn )& & if ( !RSTn )& & & & begin& & & & & & Count1 &= 32'd0;& & & & end& & else if ( Count1 == T1S )& & & & begin& & & & & & Count1 &= 32'd0;& & & & end& & else& & & & begin& & & & & & Count1 &= Count1 + 1'b1;& & & & end/*************************************/reg rLED_Oalways @ ( posedge CLK or negedge RSTn )& & if ( !RSTn )& & & & begin& & & & & & rLED_Out &= 1'b0;& & & & end& & else if ( Count1 == T1S)& & & & begin& & & & & & rLED_Out &= ~rLED_O& & & & & & $display("LED_Out =%d",rLED_Out);& & & & & & $display("CLK=%d",CLK);& & & & end/***************************************/assign LED_Out = rLED_O/***************************************/endmodule============================================================，到这里以后把工程整个编译一遍，之后，设置仿真工具modelsim，Edit-&preference-&ISE general-&Intergrated tools-&model Test simulator.设置为modelsim安装的modelsim.exe在工程管理区域中，右键new source-&verilog test fixture，新建一个testbench文件LED_TEST.v，文件是*.v。verilog test fixture是ISE的testbench文件，文件中提供了基本的实例化等，而Quartus用的是模板，Quartus的步骤是：Processing-&start-&start testbench template writer文件类型是*.vt，文件中提供了基本的实例化等。&在testbench文件LED_TEST.v中输入以下：========================================================================================`timescale 1ps / 1ps////////////////////////////////////////////////////////////////////////////////// Company:&// Engineer://// Create Date: & 20:26:12 06/07/2012// Design Name: & LED_TEST// Module Name: & F:/FPGA/xilinx/program/LED_TEST/LED_TEST_M.v// Project Name: &LED_TEST// Target Device: &// Tool versions: &// Description:&//// Verilog Test Fixture created by ISE for module: LED_TEST//// Dependencies://&// Revision:// Revision 0.01 - File Created// Additional Comments://&////////////////////////////////////////////////////////////////////////////////module LED_TEST_M_v; // Inputs reg CLK; reg RSTn; // Outputs wire LED_O // Instantiate the Unit Under Test (UUT) LED_TEST uut (
.CLK(CLK),&
.RSTn(RSTn),&
.LED_Out(LED_Out) ); initial& begin
// Initialize Inputs
// Wait 100 ns for global reset to finish
#10& & & RSTn = 0;&
RSTn = 1;&
// Add stimulus here end always#1 CLK = ~CLK; &&&endmodule=====================================================================================在工程管理区域，选择source-&Behavioral Simulation。双击Simulation behavioral model。就可以调用modelsim仿真了。&&&
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历史上的今天
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blogTitle:'ISE调用modelsim仿真',
blogAbstract:'在网上找了很多资料，经过2天的调试，正式可以使用了，特此做以下笔记。首先说明版本问题。ISE版本是9.1i，modelsim是6.5 SE版本。首先是破解6.5se版本，这个在网上有很多的资料，很容易的破解，这个是笔记容易的。&我的目的很明确，就是ISE可以直接调用modelsim仿真，接下来设置modelsim，可以为ise调用，首先要明确，modelsim为ise可以使用，modelsim必须要含有xilinx的库，接下来 了解modelsim中要生成的3个库。　　simprims_ver:用于布局布线后的仿真。　　unisims_ver :如果要做综合后的仿真，还要编译这个库。　　xilinxcorelib_ver:如果设计中调用了CoreGen产生的核，则还需要编译这个库。',
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{list wl as x}{/list}MODELSIM学习笔记(二)Dsp Builder设计初步的小结杨森Sept 2015现在使用的软件版本分别是 quartusii 11.0 ,modelsim 10.0c, matlab 2010b ，关于软件的安装以及相互之间的关联，做一个简要的说明。主要需要注意的是，1.必须在安装dsp builder之前安装matlab；2.dsp破解后（若不破解，simulink中的dsp的库文件不能使用），设置环境变量；3.dsp builder破解过程会生成一个license，这个和之后安装的modelsim生成的license需要共用一个环境变量，所以，可以把两个license合并（把其中一个拷到另外一个最后面）；软件相互之间能够关联非常重要，否则后面会出现很多意想不到的问题。我一开始是按照“EDA技术与VHDL（第三版 潘松著）”一书中第九章dsp builder设计初步来做的，课本里说使用tcl脚本文件，不知道是不是由于软件版本的原因，根本无法产生想要的结果，故花了一周左右的时间研究modelsim的使用方法。在这过程中，出现了各种各样的bug，在崩溃的边缘，最后还是依靠各种网络上的资源片段，一个一个warning和error的调试，最终把所有的仿真给做出来了。我之所以这么执着于仿真，是因为我后期需要做一个FIR的滤波，在simulink中来做，非常的方便，但是，若不进行rtl级仿真和时序仿真，根本不知道转换过来的vhdl代码能不能使用，这是闲话哈，好了，开始我们的操作过程中遇到的问题的详述吧。本文主要是关于modelsim的RTL级仿真,后面还会陆续有关于时序仿真的教程,如果有童鞋遇到的难题，可以相互讨论一下，我的联系方式： 邮箱 ：主要的过程1.完成一个例程其实很多软件都一个共性,那就是,看再多的例程都不如亲手完成一个设计.网上关于各种初级教程有很多,但是,大多数情况是,你跟着教程一步一笔的去做,根本出现不了你想要的结果,我选择了2个稍微比较好一点的教程,并且里面出现的一些小的bug都已经通过注释给讲明了怎么改.本来我也是打算自己写一个教程,一步一步的把操作步骤写下来,但是我发现,首先就是完全没必要啊,网上给的教程的大致过程都是对的,其次就是这个太耗时间了,所以原谅我的偷懒哈,附件中的教程2和教程3,都是可以仿真成功的,大家跟着做就行啦~其中教程2是使用的自动编译,从quartus中直接启动modelsim,教程3是手动编译,第一个例子是使用vism的命令进行操作的,虽然很繁琐,但是对于初学者来说,了解各个参数的设置是很好的,后面的例程通过编写testbench来进行仿真,这种方式是我们以后进行仿真的主要模式.2.Testbench的编写因为本文主要是围绕着simulink生成的vhdl的modelsim仿真来编写的,所以,我们主要介绍的是怎样使用vhdl来编写testbench,附件中教程4,就是用vhdl来编写testbench,以后我们每次需要编写testbench的时候,就先通过quartus来生成一个testbench模板,然后按照教程4中的模板进行各个参数的设置.关于怎么生成testbench的模板,教程2中有说明.3.关于library的添加如果代码是我们编出来的,那么在用modelsim进行仿真的时候,无需添加任何的library,但是若使用到IP核(比方说product模块吧),则需要添加library,原因可以问度娘哈.关于怎么添加library,教程5非常的好用,这里面有几个主要的关键点需要注意:1.教程5的前几个库添加的时候,一定要注意每个VHD文件添加的顺序,比方说:先添加altera_mf_components.vhd后ALTERA_MF.vhd，一个一个的添加，如果一下子全部的话，会有报错。2.进行到添加器件库的时候，比方说cycloneiv的时候，不能立马直接添加，要先添加altera库：先在MdelSim创建了altera库，编译QII安装路径下D:\altera\11.0\quartus\libraries\vhdl\altera里面的library，然后再编cycloneiv_atoms.vhd就不报错了～问题总结Q:input接口和constant一连接，仿真就会报错？A：这个具体原因，跟每个版本都是有关的，老版本，这个是可以直接通过仿真的，但是新版本报错，通过不了。在simulink中进行仿真的时候，可以不使用input借口，直接使用constant和需要输入的数据对接，查看调试simulink仿真；但是，有一个问题来了，如果不加input输入口的话，compile之后，根本就没有了输入，那么生成的模块就没有任何意义的，以及实验过的可以使用的做法是：在输入和输出口中加入altbus借口作为一个缓冲，然后把你需要的小模块封装（这个都会吧，选中右键creat就行了），然后在sub小模块的外面加上input ，output借口，不需要再进行simulink级的仿真，直接compile，生成的vhdl代码，是可以使用的。Q: compile后的代码，在quartus中进行编译的时候回报错？A:那么，问题还是处在simulink中，simulink中的ip核，比方说lut吧，里面会默认把lpm之类的一些quartus库中没有的东西给勾选上，把这些不选中，在重新生成就ok了。Q:怎样对待仿真过程中出现的error和warnning？A： 网上有很多的教程，但是，你会经常发现，这些教程其实漏洞百出的。所以，不能盲目去搜集所有的资料，要有所甄别，才能够节省更多的时间。若想使用dspbuilder来完成quarters中的一些代码，肯本上讲的和普通的参考文档上讲的大致过程都是对的，只是，按照他们的过程来，会有很多的error，那么，我们所需要解决的，不是面对报错就各种换方案或者怀疑，要耐心地查看错误到底是什么，然后根据错误来搜索，一些论坛里面都有很好的解答。Q:自动编译通不过，出现warning：i1:not bound?A:这种情况我也遇到过，我的做法是，放弃自动编译，使用手动编译。而且这个warning告诉我们一个很重要的事情，那就是编译通过了，没有出现error并不是代表你的代码就没有问题，它只是语法上没有问题，但是，有些东西逻辑上还是存在问题的，所以，编译后，不要放过warning这一部分。完
欢迎转载：
推荐： 　　　ISE与Modelsim联合仿真；软件版本：ISE9.2i、Modelsim6.5；1、在ISE中添加Modelsim的路径：；Edit→Preference→ISEgener；在ModelTechSimulator中填入你的；2、在modelsim中编译ISE的库[参考1]；①将Modelsim根目录下的modelsim.；②新建一个文件夹，比如libra
ISE与Modelsim联合仿真
软件版本：ISE 9.2i 、Modelsim 6.5se
1、 在ISE中添加Modelsim的路径：
Edit→Preference→ISE general→Integrated tools，如下图所示：
在Model Tech Simulator中填入你的modelsim应用程序的路径。
2、 在modelsim中编译ISE的库[参考1]：
① 将Modelsim根目录下的modelsim.ini的属性由只读改为可写。
② 新建一个文件夹，比如library（为叙述方便，把它放在modelsim的根目录下）。
如：D:/modelsim/library
③ 启动Modelsim，选择[File]/[chang Directory]，选择D:/modelsim/library
选择[File]/[New]/[library]命令，弹出[Creat a New library],在[lihrary Name]中输入“simprims_ver”，同时下一栏也自动输入“simprims_ver”，单击OK。
表中选择“simprims_ver”在[查找范围]中选中[Xilinx/veriog/src/simprims]目录下的全部文件，单击complie进行编译。(这时可能会花你一些时间,耐心等待编译完毕)用同样的方法将unisims和Xilinxcorelib
三个仿真库进行编译。
在主窗口中选择[compile]/[Compile]命令，弹出[compile Source Files],在[Library]的下拉列
④ 打开modelsim.ini可以看到多[library]下多了一个simprims_ver，将它改成：
simprims_ver = $MODEL_TECH/../library/simprims_ver
（或者你自己设置的路径）
Done！ 这样我们就可以把modelsim做为ISE的仿真器了！
3、 在ISE中调用Modelsim进行仿真：
这里只讲述在ISE中创建了源程序和测试程序后并且均通过了Synthesize-XST、Implement Design等相关选项，以及设定了User Constraints后的调用过程。以上内容通过后，Process中视图如下：
点开Sources中的下拉菜单，根据需要选择是进行功能仿真（Behavioral）、翻译后仿真、映射后仿真还是布线后仿真。
然后选中需要仿真的测试程序，点开Processes窗口中Modelsim Simulator选项，双击
如下图所示：
这样就能调用Modelsim进行仿真了！
参考资料：
包含各类专业文献、外语学习资料、各类资格考试、文学作品欣赏、中学教育、幼儿教育、小学教育、应用写作文书、高等教育、专业论文、34ISE与Modelsim联合仿真等内容。　
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ModelSim中编译Xilinx仿... 5页 ... 　在ISE 中直接启动 Modelsim 进行后仿真仿真库的命名如果希望从 ISE Project Navigator 集成开发环境中直接启动 Modelsim 仿真器,那么对仿 真库的命名需要特殊指出, ... 　MATLAB设计FPGA实现联合ISE和Modelsim仿真的FIR滤波器设计_电子/电路_工程科技_专业资料。QQ: 肤浅。 。 。制作 图3 用 MATLAB 回读 C 盘根目录下的 ma... 　Modelsim使用常见问题及解决办法_信息与通信_工程科技_专业资料。modelsim 软件使用...在仿真工程中添加 glbl.v 文件(一般在~/ise/verilog/src/glbl.v,同理 ... 　Modelsim仿真库的编译_计算机软件及应用_IT/计算机_专业资料。在使用 ModelSim 软件对 Xilinx ISE 进行后仿真时,需要先编译 Xilinx 的仿真库,否则就会 产生无法加载... 　在modelsim 中添加 xilinx 仿真库在 xilinx 安装目录下 E:\Xilinx\14.6\ISE_DS\ISE\bin\nt 找到 compxlibgui.exe,如下图所示。 双击运行后,如下图所示。 (...modelsim SE 10.0a编译ISE 13.1库并与ISE关联的方法 - 多云转晴 - 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台
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欢迎大家和我讨论Xilinx FPGA方面的问题
modelsim SE 10.0a编译ISE 13.1库并与ISE关联的方法
& 15:33:11 / 天气: 阴雨
/ 心情: 高兴
/ 个人分类：
1) 安装ModelSim& 和 ISE& 并注册破解； 2) 将ModelSim根目录下的modelsim.ini 文件的只读属性去掉。 3) 将 compxlib 文件所在目录（即 Xilinx 安装目录\Xilinx\13.1\ISE_DS\ISE\bin\nt）添加到环境&&& 变量path中。 && 计算机――右键――属性――高级系统设置――环境变量――选择path――编辑 && 变量名：path && 变量值：Xilinx 安装目录\Xilinx\13.1\ISE_DS\ISE\bin\ && 注：变量值之间用半角分号分开&& ;&&& 4) 在ModelSim命令窗口（Modelsim下方Transcript）按自己需求选三个中的一个输入：
&&& compxlib -s mti_se -arch all&-l all -w -lib all&&&&&&&&&&& （所有语言都编译） &&& compxlib -s mti_se -arch all&-l verilog -w -lib all&&&&& （只编译 verilog语言库） &&& compxlib -s mti_se -arch all -l vhdl -w -lib all&&&&& （只编译VHDL语言库） &&& 按回车键，然后等待一段时间有可能是 20+分钟，窗口有可能假死。
5)& 将ModelSim根目录下的modelsim.ini 文件设为只读。 6)& 完成上述步骤，重新启动modelsim,即可在libarary 栏中看到已生成的Xilinx 库。
完成以上操作步骤后转向对ISE的操作：
1）新建一个工程，选择仿真器为modelsim对应以上步骤（4）的版本（这里指modelsim verilog,modelsim VHDL或是modelsim mixed）。
2）点击工具栏edit――Preference――ISE General 下的Integrated Tools 在右侧的ModelTech Simulator&中下面将modelsim.exe 文件的所在目录D:\ modeltech_10.0a\win32\modelsim.exe添加进去。
3）在modelsim仿真模式下选中相关器件，运行& Compile HDL Simulation Library命令，注意第一次运行会同样编译库文件也会需要 20 分钟左右，直到该命令处出现一个绿色对号即可。
完成以上步骤即完成了modelsim SE 10.0a编译ISE 13.1的库以及与ISE 13.1相关联！你的位置：
xilinx ISE与modelsim联合仿真的问题请教
最近在做modelsim去仿真ISE13.2生成的乘法器IP核，结果在modelsim中提示找不到一些基本的IP核的错误
“# ** Error: (vsim-3033) multiplier.v(1717): Instantiation of 'LUT2' failed. The design unit was not found.
Region: /multipiler_tb/multiplier_1”
我已经在XILINX中生成了库，并导入到了modelsim中
是不是还有一些其它的地方需要设置的，求指点！谢谢
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