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生成各个子模块verilog文件的顶层文件
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【原创】生成各个子模块verilog文件的顶层文件，自动完成模块的互连。减少冗余的繁琐的劳动。提高工作效率。...
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（.bdf），将所有的模块生成原理图符号，类似于一个一个的集成电路芯片，然后使用画线的方式将各个模块对应的端口连接起来，另一种是世界使用Verilog或者VHDL语言进行例化，将每个模块在一个Verilog文件中例化并将相关的信号名为相同的名字以实现连接。这两种方式各有优缺点。原理图方式进行顶层工程设计的优势是模块间关系一看便知，逻辑清晰，但是缺点是不易维护，尤其是在需要例化的模块越来越多的时候，这种...
看出，新型的设计方法对系统顶层设计师有很高的要求。在设计初期，他们不仅要评估每个子模块所消耗的资源，还需要给出相应的时序关系；在设计后期，需要根据底层模块的实现情况完成相应的修订。
典型FPGA开发流程
FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般如图2所示，包括电路设计、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级...
系统顶层设计师有很高的要求。在设计初期，他们不仅要评估每个子模块所消耗的资源，还需要给出相应的时序关系；在设计后期，需要根据底层模块的实现情况完成相应的修订。
1.3.2 典型FPGA开发流程FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般如图1-7所示，包括电路设计、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及...
DSP功能的IP核，包括了基本DSP函数和逻辑算符，如FIR（Finite Impulse Response）、FFT（Fast Fourier Transform）、存储器、数学函数、转换器、延时线等等。这些预先定义好的模块保证了FPGA实现时的位-bit和周期-cycle的正确。使用它可以自动生成VHDL/Verilog语言、测试向量以及可以使ModelSim仿真的“.do”文件。为了得到最佳的...
II 环境下，综合时被综合的顶层模块名，即同时被综合的多个模块文件中最高层的模块名，必须与项目名一致。 我想把个人的VHDL代码 整理成一个一个标准的IP 核形式, 怎样保证这些提供别人使用的时候, 别人看不见源代码设计,同时又能使用 请问夏老师: IP 核的形式 原帖由 eeleader 于
08:10 发表 我想把个人的VHDL代码 整理成一个一个标准的IP 核形式...
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片上系统ＳＯＣ
文章编号：１００８－０５７０（２００６）０４－２－００７９－－０３
基于Ｖｅｒｉｌｏｇ
Ｄｅｓｉｇ门ｏｆ
ＨＤＬ设计的多功能数字钟
ＤｉｇｉｔａｌＣｌｏｃｋＢａｓｅｄ
Ｍｕｌｔｉｆｕｎｃｔｉｏｎａｌ
ＶｅｒｉｌｏｇＨＤＬ
（天津Ｔ业大学）李俊一牛萍娟
Ｌｉ，Ｊｕｎｙｉ
Ｎｉｕ，Ｐｉｎｇｊｕａｎ
摘要：本文利用ＶｅｒｉｌｏｇＨＤＬ语言自项向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过ＡｈｅｒａＱｕａｒｔｕｓｌＩ４．１和ＭｏｄｅｌＳｉｍＳＥ６．０完成综合、仿真。此程序通过下栽到ＦＰＧＡ芯片后，可应用于实际的数字钟显示中。
关键词：ＶｅｒｉｌｏｇＨＤＬ：硬件描述语言；ＦＰＧＡ
中图分类号：ＴＰ３１２文献标识码：Ｂ
ｍｕｌｔｉｆｕｎｃｔｉｏｎａｌｄｉｇｉｔａｌｃｌｏｃｋｂｙｔｈｅＶｅｒｉｌｏｇＨＤＬｔｏｐ―ｄｏｗｎｄｅｓｉｇｎｍｅｔｈｏｄｉｓｐｒｅ―
ｓｅｎｔｅｄ，ｗｈｉｃｈｈａｓｓｈｏｗｎｔｈｅｒｅａｄａｂｉｌｉｔｙ，ｐｏｒｔａｂｉｌｉｔｙａｎｄｅａｓｉｌｙｕｎｄｅｒｓｔａｎｄｉｎｇｏｆＶｅｒｉｌｏｇＨＤＬａｓａｈａｒｄｄｅｓｃｒｉｐｔｉｏｎｌａｎｇｕａｇｅ．ＣｉｒｃｕｉｔｓｙｎｔｈｅｓｉｓａｎｄｓｉｍｕｌａｔｉｏｎａｒｅｐｅｒｆｏｒｍｅｄｂｙＡｈｅｒａＱｕａｒｔｕｓＩＩ４．１ａｎｄＭｏｄｅｌＳｉｍＳＥ６．０．Ｔｈｅｐｒｏｇｒａｍｃａｎｂｅｕｓｅｄｉｎｔｈｅｔｒｕｌｙｄｉｇｉｔａｌ
Ａｂｓｔｒａｃｔ：Ｉｎｔｈｉｓ
ｐａｐｅｒ，ｔｈｅ
ｐｒｏｃｅｓｓｏｆｄｅｓｉｇｎｉｎｇ
ｃｌｏｃｋｄｉｓｐｌａｙｂｙｄｏｗｎｌｏａｄｉｎｇ
ｔｈｅＦＰＧＡｃｈｉｐ．
Ｋｅｙｗｏｒｄｓ：ＶｅｒｉｌｏｇＨＤＬ；ｈａｒｄｗａｒｅｄｅｓｃｒｉｐｔｉｏｎｌａｎｇｕａｇｅ；ＦＰＧＡ
　硬件描述语言ＨＤＬ（ＨａｒｄｗａｒｅＤｅｓ―ｃｒｉｐｔｉｏｎＬａｎ―
ｇｕａｇｅ）是一种用形式化方法来描述数字电路和系统的语言。目前，电子系统向集成化、大规模和高速度等方向发展．以硬件描述语言和逻辑综合为基础的自顶向下的电路设计方法在业界得到迅猛发展．ＨＤＬ在这种形势下显示出了巨大的优势．展望将来ＨＤＬ在硬件设计领域的地位将与ｃ和Ｃ＋＋在软件设计领域的地位
一样，在大规模数字系统的设计中，它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法，而成为主要的硬件描述工具。
ＶｅｒｉｌｏｇＨＤＬ是工业和学术界的硬件设计者所使用的两种主要的ＨＤＬ之一．另一种是ＶＨＤＬ。现在它们都已成为ＩＥＥＥ标准。两者各有特点，但ＶｅｒｉｌｏｇＨＤＬ拥有更悠久的历史、更广泛的设计群体。资源也
远比ＶＨＤＬ丰富，且非常容易学习掌握。
功能。下面介绍一下各主要引脚的功能：
豆Ｄｉｓｐｌａｙ
图１多功能数字钟端口功能图
Ｃｌｋ：１０ＫＨＺ的系统基准时钟输入。作为七段码管扫描频率。将其１００００分频可得到１ＨＺ的数字钟工作频率。将其８分频和４分频分别分时送入扬声器，使其产生嘀（１．２５ＫＨＺ）、嗒（２．５ＫＨＺ）的报时声。
Ｒｓｔ：系统复位信号，低电平有效。复位后显示ＯＯ一
００―００。
本文提出了以ＶｅｒｉｌｏｇＨＤＬ语言为手段。设计了多功能数字钟。其代码具有良好的可读性和易理解性，源程序经Ａｈｅｒａ公司的Ｑｕａｎｕｓｌｌ４．１和ＭｏｄｅｌＳｉｍＳＥ６．０软件完成综合、仿真，目标器件选用ＡｈｅｒａＣｙ―ｃｌｏｎｅＥＰｌＣ６Ｑ２４０Ｃ８器件。
Ｓ１：调节小时信号，低电平有效。每按下一次，小时增加一个小时。
ｓ２：调节分钟信号，低电平有效。每按下一次，分钟增加一个分钟。
Ｓｐｋ：输出到扬声器。产生嘀、嗒的报时声。Ｓｅｌ：七段码管扫描驱动。因为是八个七段码管．所以Ｓｅｌ为三位总线。扫描频率为１０ＫＨＺ，由于人眼的视觉效果，呈现在眼前的便是整体的时一分一秒显示。
Ｄｉｓｐｌａｙ：七段码管显示输出。
２工作原理
图１为多功能数字钟端口功能图。其具有的功能有：显示时一分一秒、整点报时、小时和分钟可调等基本
李俊一：硕士研究生
基金项目：天津市应用基础重点项目（０４３８∞８１１）
龠闰脚邮局订阅号：８２．９４６
３６０元／＃－一７９―
片上系统ＳＯＣ
中文核心期刊＜微计算机信息＞（嵌入式与ＳＯＣ）２００６年第２２卷第４－２期
ｉ“！Ｓ１）
ｂｅｇｉｎ
３程序设计
Ｖｅｒｉｌｏｇ
／／调节小时
ＨＤＬ语言具有结构清晰、文法简明、功能
ｉｆ（ＨＯＵＲＬ＝＝９）ｂｅｇｉｎ
ＨＯＵＲＬ＜＝０：
ＨＯＵＲＨ＜＝ＨＯＵＲＨ＋１：ｅｎｄｅｌｓｅｂｅｇｉｎ
强大、高速模拟和多库支持等优点，被近９０％的半导体公司使用，成为一种强大的设计工具。该数字钟就
是采用ＶｅｒｉｌｏｇＨＤＬ描述。
模块源代码如下：
ｍｏｄｕｌｅ
ｉｎｐｕｔ
ｃｌｏｃｋ（Ｃｌｋ，Ｒｓｔ，Ｓ１，Ｓ２，Ｄｉｓｐｌａｙ，Ｓｅｌ，Ｓｐｋ）；
｝｝产生１０ＫＨＺ时钟输入／／复位输入
／／ｄ，时调节输入／／分钟调节输入／／扬声器输出
／／－ｔ二段码管扫描驱动
ｉｎｐｕｔＲｓｔ；
ｉｎｐｕｔＳ１；ｉｎｐｕｔｓ２：
ｏｕｔｐｕｔ
ｉ“ＨＯＵＲＨ＝＝２＆＆ＨＯＵＲＬ＝＝３）
ｂｅｇｉｎ
ＨＯＵＲＬ＜＝Ｏ：
ＨＯＵＲＨ＜＝０：
ｅｎｄｅｌｓｅ
ＨＯＵＲＬ＜＝ＨＯＵＲＬ＋Ｉ：ｅｎｄｅｎｄｅｌｓｅ
ｏｕｔｐｕｔ［２：０】Ｓｅｌ；
ｏｕｔｐｕｔ［６：０］Ｄｉｓｐｌａｙ；／／七段码管显示输出
ｒｅｇ［２：０】Ｓｅｌ；
ｒｅｇ［６：０】Ｄｉｓｐｌａｙ；
ｒｅｇ［１３：０］Ｃｌｋ―Ｃｏｕｎｔｌ；／／产生１Ｈｚ时钟的分频计数
ｉ“！Ｓ２）
／／调节分钟
ｂｅｇｉｎ
Ｃｌｋ一１ＨＺ；
ｉ“ＭＩＮＬ＝＝９）
ｂｅｇｉｎＭＩＮＬ＜＝０；
ｒｅｇ［２：０】Ｍｕｓｉｃ＿Ｃｏｕｎｔ；／／产生扬声器声音频率的分频计数器
ｒｅｇ［３：０］ＳＥＣＬ，ＳＥＣＨ；ｒｅｇ［３：０］ＭＩＮＬ，ＭＩＮＨ；ｒｅｇ［３：０】ＨＯＵＲＬ，ＨＯＵＲＨ；ｒｅｇ［３：０】Ｄｉｓｐ＿Ｔｅｍｐ；ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅＣｌｋ）
ｂｅｇｉｎ
ｉ“ＭＩＮＨ＝＝５）ＭＩＮＨ＜＝０；
ｅｌｓｅＭＩＮＨ＜＝ＭＩＮＨ＋１：ｅｎｄ
ｅｌｓｅＭＩＮＬ＜＝ＭＩＮＬ＋１：ｅｎｄｅｌｓｅ
ｉｆ（ＳＥＣＬ＝＝９１／／一般运行状态
ｉｆ（Ｃｌｋ―Ｃｏｕｎｔｌ＝＝９９９９）／／对计数器进行判断，以确定Ｃｌｋ一１ＨＺ信号是否反转
ｂｅｇｉｎ
Ｃｌｋ――Ｃｏｕｎｔｌ＜＝０；
Ｃｌｋ――１ＨＺ＜＝－Ｃｌｋ――１ＨＺ；ｅｎｄ
ｅｌｓｅＣｌｋ――Ｃｏｕｎｔｌ＜＝Ｃｌｋ―。Ｃｏｕｎｔｌ＋ｌ；ｅｎｄ
ｂｅｇｉｎＳＥＣＬ＜＝Ｏ；
ｉｆ（ＳＥＣＨ＝＝５）
ｂｅｇｉｎ
ＳＥＣＨ＜＝Ｏ：
ｉｆ（ＭＩＮＬ＝＝９）
ｂｅｇｉｎＭＩＮＬ＜＝０；
ａｌｗａｙｓ＠（１：ＩｏｓｅｄｇｅＣ１ｋ１
ｎｅｇｅｄｇｅ
Ｒｓｔ）ｉｆ（！Ｒｓｔ）
ｉｆ（ＭＩＮＨ＝＝５）ｂｅｇｉｎ
ＭＩＮＨ＜＝０；
，，系统复位
ｂｅｇｉｎＳＥＣＬ＜＝０；ＳＥＣＨ＜＝０：ＭＩＮＬ＜＝０；ＭＩＮＨ＜＝０；ＨＯＵＲＩ×＝０：ＨＯＵＲＨ＜＝０；ｅｎｄｅｌｓｅｂｅｇｉｎ
ｉｆ（ＨＯＵＲＬ＝＝９）
ｂｅｇｉｎ
ＨＯＵＲＬ＜＝０：
ＨＯＵＲＨ＜＝ＨＯＵＲＨ＋１：ｅｎｄｅｌｓｅ
ｉｆ（ＨＯＵＲＨ＝＝２＆＆ＨＯＵＲＬ＝＝３）
ｂｅｇｉｎ
ＨＯＵＲＬ＜＝０：
一８０―３６０元，年邮局订阅号：８２―９４６
片上系统ＳＯＣ
ＨＯＵＲＨ＜＝０；４７ｅｎｄ
ｂ０１００：Ｄｉｓｐｌａｙ＝７ｂ０１０１：Ｄｉｓｐｌａｙ＝７７ｂ０１１０：Ｄｉｓｐｌａｙ＝７ｂ０１１１：Ｄｉｓｐｌａｙ＝７７ｂ１０００：Ｄｉｓｐｌａｙ＝７ｂ１００１：Ｄｉｓｐｌａｙ＝７７ｂ１０１０：Ｄｉｓｐｌａｙ＝７
ｂｌ１００１１０；ｂｌ１０１１０１；ｂｌ１１１１０１；ｂ００００１１１：ｂｌ１１１１１１；ｂ１１０１１１１；ｂ１００００００；
／／４／／５／／６／／７／／８／／９／／一
ｅｌｓｅＨＯＵＲＬ＜＝ＨＯＵＲＬ＋１：４７ｅｎｄ
ｅｌｓｅＭＩＮＨ＜＝ＭＩＮＨ＋１：４７ｅｎｄ
ｅｌｓｅＭＩＮＬ＜：ＭＩＮＬ＋Ｉ：４７ｅｎｄ
ｅｌｓｅＳＥＣＨ＜＝ＳＥＣＨ＋Ｉ；ｅｎｄ
ｅｌｓｅＳＥＣＬ＜＝ＳＥＣＬ＋１：ｅｎｄ
ｄｅｆａｕｌｔ：Ｄｉｓｐｌａｙ＝７７ｅｎｄｃａｓｅｅｎｄ
ｅｎｄｍｏｄｕｌｅ
ｂ０００００００；
测试模块源代码如下：
、ｔｉｍｅｓｃａｌｅｌｕｓ／ｌ
ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅＣｌｋ）
ｂｅｇｉｎＭｕｓｉｃ
Ｃｏｕｎｔ＜＝Ｍｕｓｉｃ
Ｃｏｕｎｔ＋１：
ｍｏｄｕｌｅｃｌｏｃｋｔｅｓｔ；
Ｃｌｋ＿ｉｎ，Ｒｓｔ＿ｉｎ，Ｓ１一ｉｎ，Ｓ２＿ｉｎ；
Ｗ１ｒｅ３ｐｋ＿ｏｕｔ；
Ｓｅｌ＜＝Ｓｅｌ＋１；
／／扫描累加
ｉｆ（ＭＩＮＨ＝＝５＆＆ＭＩＮＬ＝＝９＆＆ＳＥＣＨ＝＝５）／／在
ｗｉｒｅ［６：０］Ｄｉｓｐｌａｙ＿ｏｕｔ；
ｗｉｒｅ［２：０】Ｓｅｌ
５９分５０秒开始提示
ｂｅｇｉｎ
ｐａｒａｍｅｔｅｒＨＡＬＦ＿ＰＥＲＩＯＤ＝５０；
ｉｆ（（ＳＥＣＬ％２）＝＝０）／／在偶数秒开始发声
Ｓｐｋ＜＝Ｍｕｓｉｃ―Ｃｏｕｎｔ［２］；／／嘀
ｅｌｓｅＳｐｋ＜＝０；ｅｎｄ
｜｜产生１０ＫＨＺ时钟
ｉｎｉｔｉａｌｂｅｇｉｎＣｌｋ――ｉｎ＝Ｏ；
ｉｆ（ＭＩＮＨ＝＝Ｏ＆＆ＭＩＮＬ＝＝Ｏ＆＆ＳＥＣＨ－－＝０＆＆
Ｆｏｒｅｖｅｒ＃ＨＡＬＦ―ＰＥＲＩＯＤＣｌｋ＿ｉｎ＝－Ｃｌｋ＿ｉｎ；ｅｎｄ
ＳＥＣＬ＝＝０）
Ｓｐｋ＜＝Ｍｕｓｉｃ―Ｃｏｕｎｔ［１］；／／嗒
ｅｌｓｅｅｎｄ
Ｓｐｋ＜＝０；
／／产生复位信号
ｉｎｉｔｉａｌｂｅｇｉｎＲｓｔ＿ｉｎ＝１；
ａｌｗａｙｓ＠（Ｓｅｌ）
ｂｅｇｉｎ
ｃａｓｅ（Ｓｅｌ）
＃（２木ＨＡＬＦ―ＰＥＲＩＯＤ）Ｒｓｔ＿ｉｎ＝０；《１０木ＨＡＬＦ＿ＰＥＲＩＯＤ）Ｒｓｔ＿ｉｎ＝１；
ｂ０００：Ｄｉｓｐ＿Ｔｅｍｐ＝ＨＯＵＲＨ；ｂ００１：Ｄｉｓｐ＿Ｔｅｍｐ＝ＨＯＵＲＬ；
／／产生调节小时信号
ｉｎｉｔｉａｌｂｅｇｉｎＳｌ＿ｉｎ＝ｌ；
３。ｂ０１０：Ｄｉｓｐｊｅｍｐ＝４。ｂ１０１０；
３’ｂ０１１：Ｄｉｓｐ＿Ｔｅｍｐ＝ＭＩＮＨ；３
ｂｌ００：Ｄｉｓｐ＿Ｔｅｍｐ＝ＭＩＮＬ；
３’ｂ１０１：Ｄｉｓｐ＿Ｔｅｍｐ＝４’ｂ１０１０；３３
＃（３５０００术ＨＡＬＦ＿ＰＥＲＩＯＤ）Ｓ１一ｉｎ＝０；＃（６００００半ＨＡＬＦ＿ＰＥＲＩＯＤ）Ｓ１一ｉｎ＝１；
１０：ＤｉｓｐＪｅｍｐ＝ＳＥＣＨ；
ｂｌ１１：Ｄｉｓｐ＿Ｔｅｍｐ＝ＳＥＣＬ；
／／产生调节分钟信号
ｉｎｉｔｉａｌｂｅｇｉｎ
ｅｎｄｃａｓｅｅｎｄ
ａｌｗａｙｓ＠（Ｄｉｓｐ＿Ｔｅｍｐｌ
ｂｅｇｉｎ
／／显示转换
Ｓ２＿ｉｎ＝ｌ；
＃（９５０００术ＨＡＬＦ＿ＰＥＲＩＯＤ）Ｓ２＿ｉｎ＝０；＃（６００００水ＨＡＵＬＰＥＲＩＯＤ）Ｓ２一ｉｎ＝ｌ；
ｂ０１１１１１１；
／／０１／１／／２／／３
ｅｎｄｃｌｏｃｋ
ｃａｓｅ（Ｄｉｓｐ＿Ｔｅｍｐ）
４’ｂ００００：Ｄｉｓｐｌａｙ－－７７４７
ｂ０００１：Ｄｉｓｐｌａｙ－－７’ｂ００００１１０；
ｔ（．Ｓｐｋ（Ｓｐｋ＿ｏｕｔ），．Ｄｉｓｐｌａｙ（Ｄｉｓｐｌａｙ＿ｏｕｔ），
４’ｂ００１０：Ｄｉｓｐｌａｙ＝７’ｂ１０１１０１１：４７
ｂ００１１：Ｄｉｓｐｌａｙ＝７７
ｂ１００１１１１：
．Ｓｅｌ（Ｓｅｌ＿ｏｕｔ），．Ｃｌｋ（Ｃｌｋ――ｉｎ），．Ｒｓｔ（Ｒｓｔ＿ｉｎ），．ＳＩ（Ｓ１一ｉｎ），．Ｓ２（Ｓ２ｊｎ））；（转５１页）
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３６０元／一８１―
单片机开发与应用
三幅图像灰度的平均值及标准偏差如下表
６８．１４１１４６．９５３８
（２Ｔｈｅ
ＷｕＨａｎ
Ｍ进ｔａｒｖ
Ｃｏｍｍｉｓｓａｒｙ
Ｂｕｒｅａｕ
２５ｌ，２５９５７．５３３９
ＳｔａｙｉｎｇＨｅｎｇＹａｎｇＣｈａｍｂｅｒ，ＨｅｎｇＹａｎｇ
４２．９６５５１７．３９３２
４２１０００．Ｃｈｉｎａ）Ｗａｎｇ
院光学教研室）潘攀
Ｘｉａｏ－ｍｅｉ
通讯地址：｛０５０００３石家庄和平西路９７号军械工程学
（投稿日期：２００５．７．２１）（修稿１３期：２００５．７．２９）
４试验结论
由上述图像和数据进行分析我们可以得出如下
（接８ｌ页）ｅｎｄｍｏｄｕｌｅ
４仿真结果
１、由贴铜板前后的红外采集图像对比可知：帕尔贴板之间的的接触部分的温度与其它部分有一定的差距，但加上铜板后此情况得到了改善．由此可见制作红外热源时应该在帕尔贴板上附一层铜板。
２、刷白漆后的帕尔贴板红外图像与前之对比知：铜板上的划痕、杂物尤其是粘在上面的导热硅脂对帕尔贴板的热像存在较大影响。热像仪所采集的是辐射温差而非物体的表面温度，铜板上的划痕、导热硅脂甚至包括杂物在内它们的表面温度基本相同，但显然它们的辐射温度并不相同，且差异甚大，从它们的热像图像上可以清楚的分辨出。故铜板的表面必须涂一层漆，并且是高吸收率的哑黑漆，因为高吸收率物体必然是高辐射率物体，由此可知制作时帕尔贴面板表
源程序经Ａｈｅｒａ公司的ＱｕａｒｔｕｓＩＩ４．１和ＭｏｄｅｌＳｉｍ６．０完成综合、仿真，波形图如图２所示。
图２波形图
　面必须涂一种高辐射率的材料。
３、由图像处理过的等高线、直方图以及标准偏差表可以明显地看到帕尔贴板贴铜板前交接处有很大
的温度差异，贴铜板后交接处温差现象得到改善，但是其表面上的划痕、杂物尤其是导热硅脂使铜板表面的温度很不均匀．它的灰度标准偏差比没贴铜板前还要大，最后涂上漆后不论是从等高线、直方图还是标准偏差都可以看到面板表面温度均匀性得到了很大
参考文献：［１］Ｍａｈａｎ
ｒｏａｃｈｅｓ
功能仿真结束后．利用综合工具对ＶｅｒｉｌｏｇＨＤＬ源码进行综合．生成网表文件，再根据该网表文件和所选可编程逻辑器件ＦＰＧＡ进行优化、布局布线．然后进行布线后仿真，最后生成ＦＰＧＡ码流文件．把该文件输入可编程逻辑器件即可制成实际数字电路。
在本文中采用ＶｅｒｉｌｏｇＨＤＬ语言设计多功能数字钟，借助其功能强大的语言结构，简明的代码描述复杂控制逻辑设计，与工艺无关特性，在提高工作效率的同时达到求解目的，并可以通过ＶｅｒｉｌｏｇＨＤＬ语言的综合工具进行相应硬件电路的生成，具有传统逻辑设计方法所无法比拟的优越性。
参考文献：
【１】来清民．基于ＣＡＮ总线的多功能大型粮仓远程监测系统［Ｊ】微计算机信息，２００５，７：５１―５３［２］ＢｈａｓｋｅｒＪ．ＡｐＡ）：Ｓｔａｒ
ＶｅｒｉｌｏｇＨＤＬＰｒｉｍｅｒ．Ａｌｌｅｎｔｏｗｎ
Ｇ，ＳａｌｅｓＢ，Ｓｈａｒｐ
Ｊ，Ｔｈｅｒｍｏｅｌｅｅｔｒｉｃｍａｔｅｒｉａｌｓ：Ｎｅｗａｐｐ
ｏｌｄｐｒｏｂｌｅｍ．Ｐｈｙｓ．Ｔｏｄａｙ，１９９７，（３）：４２－４７
Ｇ，ＴｒｉｆｕｎｏｖｉｃＮ，ｅｔａｌ．Ｔｈｅｒｍｏｅｌｅｃｔｒｉｃ
［２］Ｂｏｊｉｃ
Ｍ，Ｓａｖａｎｏｖｉｃ
ｃｏｏｌｉｎｇｏｆｔｒａｉｎｃａｒｒｉａｇｅｂｙｕｓｉｎｇ
ｃｏｌｄｎｅｓｓ―ｒｅｃｏｖｅｒｙｄｅｖｉｃｅ．
Ｅｎｅｒｇｙ，１９９７，２２：４９３―５００
ＲｏｗｅＤ
Ｍ，Ｃｏｏｌｉｎｇｐｅｒｆｏｒｍａｎｃｅ
ＧａｌａｘｙＰｒｅｓｓ，１９９７
ｉｎｔｅｇｒａｔｄ
ｔｈｅｒｍｏｅｌｅｃｔｒｉｃｍ９２３―９２９．
ｉｃｒｏｃｏｏｌｅｒ．Ｓｏｌｉｄ―ＳｔａｔｅＥｌｅｃｔｒｕｎｉｃ，１９９９，４３：
【４】黄涛，褚淑杰．基于红外通信的智能家居系统【Ｊ】微计算机信息。２００５，１：１４１―１４３
作者简介：李俊一（１９８１一），男，天津人，汉，硕士研究生．研究方向为集成电路设计：Ｅ―ｍａｉｌ：ｓｎｏｗｅｓ７＠ｓｏｈｕ．ｔｏｍ；牛萍娟（１９７３一），女，汉，副教授，硕导，研究方向为新型半导体器件及集成电路：
（３００１６０天津天津工业大学信息与通信工程学院）李俊一牛萍娟
（Ｓｃｈｏｏｌｏｆｉｎｆｏｒｍａｔｉｏｎａｎｄｃｏｍｍｕｎｉｃａｔｉｏｎｅｎｇｉｎｅｅｒ－
作者简介：潘攀，女，河南孟津人，（１９８２一），在读硕士，主要研究方向：光电对抗，光学设计等。
（０５０００３河北石家庄军械工程学院）潘攀董伟刘麟
（４２１０００湖南衡阳总装备部武汉军代局驻衡阳代表
室）王小妹
（１ＯｒｄｎａｎｃｅＥｎｇｉｎｅｅｒｉｎｇＣｏｌｌｅｇｅ，０５０００３，Ｃｈｉｎａ）ＰａｎＰａｎＤｏｎｇ
ｉｎｇ，Ｔｉａｎｊｉｎ
Ｐｏｌｙｔｅｃｈｎｉｃ
ｕｎｉｖｅｒｓｉｔｙ，Ｔｉａｎｊｉｎ，３００１６０，
Ｃｈｉｎａ）Ｌｉ，ＪｕｎｙｉＮｉｕ，Ｐｉｎｇｊｕａｎ
通讯地址：（３∞１６０天津工业大学信息与通信工程学
ｊｉａｚｈｕａｎｇ
院１３８信箱）李俊一
（投稿日期：２００５．２．２１）（修稿日期：２００５．２．２９）
ＬｉｕＬｉｎ
龠圉自控网邮局订阅号：８２．９４６
３６０元／－－ｔＦ一５１―
基于Verilog HDL设计的多功能数字钟
作者：作者单位：刊名：英文刊名：年，卷(期)：被引用次数：
李俊一， 牛萍娟， Li， Junyi， Niu， Pingjuan300160,天津,天津工业大学信息与通信工程学院微计算机信息
CONTROL & AUTOMATION)8次
参考文献(2条)
1.来清民 基于CAN总线的多功能大型粮仓远程监测系统[期刊论文]-微计算机信息 .Bhasker J A Verilog HDL Primer 1997
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Verilog-HDL是应用最为广泛的硬件描述语言(HDL)之一，它适合于从算法级、门级到开关级的各个层次的设计和描述，也可以进行仿真验证、时序分析等。这篇论文讨论的是对Verilog-HDL的研究和应用。
首先，阐述了研究的背景和研究的目的与意义。
其次，对Verilog-HDL进行了整体概述。从产生及发展、主要特点、语法、模型、描述方式和开发环境等方面，对Verilog-HDL本身进行了介绍。这为后面对Verilog-HDL的研究及应用打下基础。
然后，从实践的角度，展开对Verilog-HDL的研究。对于一个完整地数字电路系统，一般包含信号发生、信号检测和信号显示三大部分。这里，从上述的三个部分入手，通过研究过程中开发的可编程单脉冲发生器、脉冲频率测量、脉冲周期测量、发光二极管显示、LCD显示和256点阵显示等应用实例，讨论在同一设计、不同Verilog-HDL实现的情况下，各种方法的优劣性，并抽象出利用Verilog-HDL设计一般数字电路系统的基本方法，和在一些情况下利用Verilog-HDL进行设计的模式。
最后，依据研究结果，从时序图、流程图、逻辑框图、逻辑电路图、Verilog-HDL描述和逻辑仿真结果等方面，详细阐述了基于Verilog-HDL的位移传感控制器的设计与实现。该控制器已经被用于一个现有的磁致伸缩式直线位移传感器测控系统中。
4.期刊论文 邓云祥.孟劲松.苏燕辰.DENG Yun-xiang.MENG Jin-song.SU Yan-chen Verilog HDL数字电路的设计 -中国测试技术)
Verilog HDL(硬件描述语言)是目前世界上使用最广泛的符合IEEE标准的硬件描述语言之一,在数字系统设计的仿真和综合领域中有着强大的发展潜力.本文介绍了硬件描述语言Verilog HDL的特点和使用方法,并通过一个实例--自动售饮料机的程序的应用,展现了Verilog HDL在数字电路设计上的优越性.
5.学位论文 胡燕翔 Viterbi编译码器的Verilog HDL实现 2000
该论文主要研究用Verilog HDL(硬件描述语言)来实现一个可在遥测通讯无线数据传 输等多种通信系统中使用的编译码系统.该论文对Viterbi译码算法,模块划分,可综合性 等问题进行讨论.在Quicklogic公司的SpDE平台上模拟实现了编译码系统.
6.期刊论文 何峰.HE Feng 基于Verilog HDL设计的交通灯控制系统 -现代电子技术)
Veri1og HDL作为一种规范的硬件描述语言,被广泛应用于电路的设计中.他的设计描述可被不同的工具所支持,可用不同器件来实现.利用Veri1ogHDL语言自顶向下的设计方法设计交通灯控制系统,使其实现道路交通的正常运转,突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点,并通过XilinxISE6.02和ModelSim5.6完成综合、仿真.此程序通过下载到FPGA芯片后,可应用于实际的交通灯控制系统中.
7.学位论文 薄格 Verilog HDL的区间时态逻辑描述的研究与实现 2004
软硬件协同设计是嵌入式系统设计的一种方法,形式化分析和验证方法作为软硬件协同设计方法的重要部分得到了广泛的研究和应用.作为IEEE标准,Verilog HDL硬件描述语言被广泛应用于数字电路设计中.区间时态逻辑(Interval Temporal Logic,ITL)是线性时间时态逻辑的一种扩展,它把时间看作是离散的,可以很好的描述硬件电路的行为和结构.Tempura是区间时态逻辑的一个可执行子集.该文研究了硬件描述语言到区间时态逻辑的转换,抽取了Verilog HDL的行为级描述子集作为转换的对象,采用Tempura作为转换的目标.文中提出了Verilog HDL的行为级描述子集到Tempura的具体转换方法,讨论了不同描述方式建模的硬件设计到Tempura的转换.该文还设计和实现了基本的VT转换系统.
8.期刊论文 庄静竹 EDA技术中的硬件描述语言――Verilog HDL -鹭江职业大学学报)
电子设计自动化(EDA)的关键技术之一是要求采用形式化方法来描述数字系统的硬件电路,Verilog HDL是目前功能最强大的EDA硬件描述语言之一,本文在介绍Verilog HDL语法结构的基础上,结合电路实例进一步阐述Verilog HDL易学、简洁、灵活、高效的编程风格.
9.学位论文 王墨林 《Verilog HDL硬件描述语言》网络课件研究与开发 2004
随着Internet的发展,远程教育开始走向互联网,普及远程教育、尤其是网络教育是解决教育滞后于现实需要问题的有效途径.网络课件制作是网络教育资源建设的重要内容.Verilog HDL是一种优秀的硬件描述语言.研制开发面向学生自主学习的&Verilog HDL硬件描述语言&网络课件既要遵循教学规律,又要体现计算机网络及多媒体技术的鲜明特色.作者从研究该课程的教学现状出发,对该课程做了详细的了解.论文首先介绍国内外网络教育的发展状况,网络教学的特点、模式以及网络教学系统的结构.其次就网络课件的开发进行了理论探讨.论文着重就该网络课件的教学设计、结构设计、页面设计、脚
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　EDA 课程设计 多功能数字钟设计程序清单 数字系统设计与 verilog HDL(第四版) 王金明 /*引脚锁定基于 DE2 一 70,芯片为 EP2C70F896,信号定义如下: Clk50m: ... 　Verilog HDL 实验报告 基于 Verilog HDL 语言的多功能数字钟设计一、试验目的设计一个有如下功能的数字钟: (1)计时功能:包括时、分、秒。 (2)定时与闹钟功能:... 　三、课程设计考核 平时 20%;验收 40%;报告 40% 1 摘 要 数字钟是人们日常生活中经常使用的计时工具,本次的课程设计是基于 Verilog HDL 的多功能数字钟, ... 　数字钟设计数字钟是人们日常生活中经常使用的计时工具, 本次的课程设计是基于 Verilog HDL 的 多功能数字钟,完成时、分、秒的显示功能。设计利用 Verilog HDL ... 　本次的课程设计是基于 Verilog HDL 的多功能 数字钟,完成时、分、秒的显示功能。设计利用 Verilog HDL 语言自顶向下的设 计理念, 突出其作为硬件描述语言的良好... 　完成日期: 实用多功能数字时钟设计一、设计要求数字钟具有整点报时和校时功能。...基于Verilog HDL多功能时... 4页 1下载券
(Verilog HDL)数字时钟设... 7... 　此外,Verilog HDL 语言提供了编程语言接口,通过该接口可以在模拟、验证期间从设计...J09 (实验9)多功能数字钟... 暂无评价 17页 免费 基于verilog HDL 的数字.... 　数字钟verilog_电子/电路_工程科技_专业资料。目 1 2 3 录 设计任务及要求 ...目1 2 3 录 设计任务及要求 ...... 　基于Verilog+HDL设计的多... 6页 1下载券 数字钟设计报告 8页 免费 附录2软件...? 2.介绍部分设计元件?11 ? 五、电路功能测试和调试?13 六、思考题?13...