数字模拟集成电路设计计流程是怎样

来源：蜘蛛抓取(WebSpider) 时间：2017-06-06 05:49 标签： 数字集成电路设计流程
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数字集成电路的设计方法
&&&&&&& 随着集成电路设计变得越来越复杂，门级电路描述不易于管理和理解的缺点显得越来越突出,这使得用更抽象的方法表达电路设计成为必要，从20世纪90年代以来，硬件描述语言(HDL)正逐渐取代门级原理图。逻辑综合工具可以完成HDL到门级电路的转换。在电路设计中使用HDL和逻辑综合工具不再是一种选择，而是一种必要。这里简要谈谈数字集成电路的设计方法。
&&&&&&& 最近30年，数字电路设计技术获得了飞速的发展。最早的数字电路是用电子管和晶体管搭建的，直到逻辑门能做在单芯片上才出现了集成电路。最早的集成电路是只有很少门数的小规模集成电路。随着技术的不断发展，出现了几百门的中规模集成电路和几千门的大规模集成电路。从这时起，设计过程开始变得复杂，设计者已经感觉到自动化设计的必要性。在面包板上验证电路已经不太可能，计算机辅助技术成为和验证(VLSI)的关键。
&&&&&&& 随着集成电路的深亚微米制造技术、设计技术的迅速发展,集成电路已进入了片上系统时代。所谓，又称为系统级芯片，就是系统级集成电路，其英文缩写为S0C(System on a chip)或SLI(System Level IC)。系统级集成电路在单一芯片上实现信号采集、转换、存储、处理和1/0等功能。实现了一个系统的功能。达到了高速、高集成度和低功耗的功能，大大降低了整机的成本、体积，并促进了整机系统更新换代的速度。这对于生产便携式电脑、通信和多媒体的厂家非常具有吸引力，并倍受用户的欢迎。如果说VLSI促进了PC的广泛应用而带来了第一次革命，那么SOC的发展正带来信息产业的第二次革命。
&&&&&&& 系统级集成电路实现的必要条件之一是其线宽须达到深亚微米级。当代SOC芯片多数为0.25脚一0.18脚设计规则，这与传统的设计技术完全不同，因此给SOC芯片设计带来了新的困难。集成电路设计进入深亚微米阶段后，特征尺寸缩小，其横向和纵向尺寸也都大大缩小，芯片内的互连线长度却急剧增大。互连线与连线间的电阻及电容对信号传输的影响非常显著，这一变化引入了许多新问题，给SOC芯片EDA设计提出了更多的挑战。
&&&&&&& 为了能在设计的初期就获得有关互连线的信息，目前常用的一种设计方法是在设计流程中加入布局规划，通过布局规划对电路进行预布局,并得出电路互连延迟估计，然后这些估计被用来指导后续的设计过程。这种方法的最大困难在于在布线规划中很难保证电路之间最大互连延迟时间的准确度。另外，由于在设计初期即对电路的物理位置进行了约束，势必会影响到电路的优化程度。
&&&&&&& 最近十年来，硬件描述语言(HDL)在的设计过程中得到了广泛的应用。使用硬件描述语言，设计者能够更好地从功能和行为上表述自己的设计，而且还可以加上详细的注解，以便在以后的设计中重复使用。在具体设计之前,通过抽象的功能描述，可以找到灵活的系统结构，并发现设计的瓶颈所在。HDL是硬件描述语言(Hardware Descrip-tion Langguage)的缩写，HDL有多种，但最流行的只有Verilog(模块)HDL和VHDL(very High Speed Integrated Ciouit HDL的缩写)两种。
&&&&&&& Verilog HDL于1983年由GDA公司创建的，是在应用较为广泛的C语言的基础上发展起来的一种硬件描述语言，结构简单易读，容易学习和掌握，类似与C语言编程，原来是公司的私有财产，标准化较晚。VHDL是在ADA语言基础上发展起来的。并得到美国国防部的支持，在1987年就成为标准，但由于ADA语言的使用者远远少于C语言，它的普及程度不及Verilog HDL。目前，使用HDL的设计者使用的典型设计流程如下图所示。
&&&&&&& 在任何设计中，要最先写出设计规范，它能抽象地描述所设计电路的功能、接口和整体结构。通过分析电路的功能、性能所要满足的标准以及其它高级的问题后，才能进行行为级描述。行为级的描述可以用硬件描述语言(HDL)来撰写。
&&&&&&& 完成了行为级描述的行为算法优化与功能仿真之后，由于现有的电子设计自动化(EDA)工具只能对RTL级描述的HDL文件进行自动逻辑综合，因而需要将行为级描述用手工转换成寄存器传输级(RTL)的HDL描述。转换后的RTL描述同样需要进行仿真验证。从这之后，设计过程是在计算机辅助设计(CAD)工具的帮助下完成的。
&&&&&&& 逻辑综合的目标是将RTJ的HDL代码映射到具体的工艺上加以实现，逻辑综合的仿真叫做门级仿真。逻辑综合工具把RTL描述转换成门级网表。门级网表是使用门电路以及门电路之间的连接来描述电路的方式，是产生版图的自动布局布线工具的输入。在版图的布局、布线都已确定后，可以从版图中进一步提取出连线电阻、电容等参数。
&&&&&&& 在版图生成之后，把从版图中提取的参数反标到门级网表中，进行包含门延时、连线延时的门级仿真，称作后仿真。这一步主要是进行时序模拟，如果时序不能满足设计要求，通常需要修改版图的布局布线、逻辑综合的约束条件，有时也可能回到RTL描述、行为级描述甚至设计规范或算法实现上加以调整。版图得到验证后就可以做到硅片上。
&&&&&&& 目前数字集成电路设计已经进入系统时代，发展特别迅速，当然也还有一些技术问题亟待解决，随着SOC芯片技术的发展，这些技术难题将会逐步解决，信息产业的发展将会有更大的突破。
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当前位置：>>>我国数字集成电路设计流程获得简化基于标准单元库的数字集成电路设计方法主要流程及基本工具
主要流程：
1. 功能与规格要求；2. 行为级编码，仿真test bench 的准备及DFT 存储器的BIST 插入；3.& 进行系统行为级的功能验证；4. 用Behavioral Compiler 进行行为级综合，生成RTL 级网表；5. 进行RTl 级仿真；6. 用Design Compiler 进行初级综合；7. 用Design Budgeter 进行设计约束的分配；8. 用Design Compiler 进行逻辑综合与测试扫描插入；9.& 进行综合后时序功能验证；10. 用Design Compiler 或Prime Time 版图前静态时序分析；11. 用Power Compiler 进行功耗分析；12. 用自动布局布线软件进行floorplan,布局,Clock Tree 的插入以及全局布线；13. 插入Clock Tree 后的网表重新读回Design Compiler ；14. 用Formality 验证原来的综合后网表和插入Clock Tree 后的网表；
15. 用Prime Time 进行全局布线后静态时序分析；16. 用自动布局布线软件进行细节布线；
17. 用Prime Timing 进行版图后静态时序分析；18. 用仿真器进行版图后时序功能验证；19. 流片各阶段主要软件：
输入工具：&&& Summit&,ultraedit&&&&&&&&&&&&&&&&& Summit公司,ultraedit
仿真工具：&&& VCS, VSS，modelsim&&&&&&&&&&&&&&&& Synopsys 公司
综合器：&&&&& DesignCompile, BC Compile&&&&&&&& Synopsys 公司
布局布线工具：Preview 和Silicon Ensemble等&&&&&Cadence& 公司
版图验证工具：Dracula, Diva&&&&&&&&&&&&&&&&&&&&&&&&&& Cadence& 公司
静态时序分析: Prime Time&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& Synopsys 公司
测试：&&&&&&& DFT& Compile&&&&&&&&&&&&&&&&&&&&&&&&&&&&& Synopsys 公司
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