请教一个vhdl和verilog的区别语法错误

来源：蜘蛛抓取(WebSpider) 时间：2017-06-06 10:35 标签： 可综合的verilog语法
一个有task的verilog小程序，高手帮看看语法错误。_百度知道
一个有task的verilog小程序，高手帮看看语法错误。
module top(D8,D7,D6,K8,K7,K6);
input K8,K7,K6;
output D8,D7,D6;
wire[7:0] Y;
wire[2:0] A;
wire VCC,GND;
assign A={K8,K7,K6};
assign VCC=1;
assign GND=0;
ls138 u1(.Y(Y),.A(A),.G1(VCC),.(GND));
nand u2(D8,Y[6],Y[5],Y[4],Y[3]);
我有更好的答案
task里面不能有always语句的，呵呵，看来是初学者吖，多看看书。
采纳率：45%
你调用task也有问题吧！
还是通过编译器吧，这要看到猴年马月。
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对于verilog有点问题，想请教一下。
在这个顶层模块mcu中调用data_clk_ctrl模块，怎么也连不上，综合时一直提示warning:block &data_clk_ctrl& is unconnected in block &mcu&
以下为源码：
//顶层模块
module mcu(
input clk,
input rst,
input key_in,
我有更好的答案
掉了endmodule小哥~
我只是截了一段,顶层模块调用好几个模块都是相同的情况,所以只贴出来一个...endmodule什么的绝对没错,否则综合的时候会有语法错...我的没有语法错,都是warning..我猜测会不会是参数没有初始置零...但是不会解决..
每个module 都要配一个endmodule的.en1(en1),
);//
&----------endmodule 这儿丢了~module data_clk_ctrl(
input clk,
完整的顶层模块太长，传不上来。。。真的没有语法错误，否则综合的时候会有error的。。。
如果这是你截取顶层模块的一部分的话，错误就更低级了，module怎么能嵌套的定义呢，，你在mcu模块里又定义了一个名叫data_clk_ctrl的模块，这么做本来就是不对的，模块内只有对其它模块的调用也就是例化，综合没报错只是因为语法只检查你的关键字匹配了，不一定就真没有错误。
就是例化啊。。data_clk_ctrl这个模块我是写在另一个.v里，贴出来只是想让大家看下有木有写错。。。
采纳率：23%
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5 errors. 3 errors: Can't resolve multiple constant drivers for
&aaa&quot：Error (10028): Quartus II Full Compilation was unsuccessful: 150 megabytes Error: Processing ended: Sat May 02 14:21:00 2009 Error: Elapsed time: 00:00:01Eendmodule出现如下问题;endassign show_light=show:03 Error: Total CPU time (on all processors): 00:00, 1 warning Error: Peak virtual memory: Quartus II Analysis & Synthe at abcmodule abc(show_light,rst,clk);
show=show+1;
endendalways@(posedge rst)beginaaa=0.v(20)Error (10029): Constant driver at abc.v(7)Error: Can'always@(posedge clk)beginif(aaa==0)
aaa=1;output[3:0]show_t elaborate top-level user hierarchyError
always@(posedge clk)beginif(aaa==0)beginaaa=1;for reg aaaalways@(posedge clk)beginif(aaa==0)aaa《=1;end/&#47..end最后一点，请把名字起得好一点 通俗一点别起什么aaa的破名字！;for reg showalways@(posedge clk) beginif(aaa==0)
show =& 1'show=0;endelsebeginshow=show+1;endend 修改后;show+1;endend 请分清楚是同步reset还是异步resetalways@(posedge rst)beginaaa=0.
...！修改前？？所以你应该这么写1.根据一个always块操作一个被赋值信号always@(posedge clk or posedge rst)if(rst)
aaa =& 1'b0;else
if (..)end 你这种写法会使编译器发疯的想一想：如果posedge rst && aaa==0然后aaa的值是多少？.;end在时序逻辑的赋值里面必须用阻塞赋值而且一个always块操作一个被赋值信号;b0;elsebegin
show=&gt：/&#47always@（posedge clk）begin
singnal =& .
verilog 的一个小程序——
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