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DDR3布线的那些事儿（一）
/ 作者：小易
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“上期话题DDR3布局的那些事儿”（戳图片，即可查看上期文章回顾）问答对于DDR3的布线我们应该注意那些问题呢？下面我们以64位DDR3为例 ：（注意：设计要求会因为芯片公司而有差异，具体以芯片手册要求的为准。）首先是数据线，数据线分组如下：GROUP0：DQ0-DQ7,DQM0,DQS0P/DQS0N；GROUP1：DQ8-DQ15,DQM1,DQS1P/DQS1N；GROUP2：DQ16-DQ23,DQM2,DQS2P/DQS2N；GROUP3：DQ24-DQ31,DQM3,DQS3P/DQS3N；GROUP4：DQ32-DQ39,DQM4,DQS4P/DQS4N；GROUP5：DQ40-DQ47,DQM5,DQS5P/DQS5N；GROUP6：DQ48-DQ55,DQM6,DQS6P/DQS6N；GROUP7：DQ46-DQ63,DQM7,DQS7P/DQS7N；数据线其拓扑是点对点的形式，拓扑如下所示：图1：DQ拓扑 DQS拓扑如下：
图2：DQS拓扑
数据线布线注意事项：1.同组同层，如：GROUP1,同一组数据线要走在一起，并要走在相同层面； 所有的数据线优先考虑以GND平面为参考平面；2.走线间距：组内按3H（说明：H指的是到主参考平面的高度，本文中所使用的间距为中心间距）原则；组间间距要5H以上；DQS和DQ的间距按5H设计；3.DQS等长：对于DQS差分线的线间距要小于2倍的线宽（紧耦合设计）；差分对内长度误差控制在5mil以内； 组内等长以DQS为基准，等长控制在20mil以内且尽可能的即时等长；4.数据线在满足和时钟的时序关系外，还需注意最长的长度要求（例如Intel Romley要求不超过6500mil），具体的以芯片手册要求的为准；而对于控制线、地址线、时钟线 分组如下：GROUP8：Address ADDR0-ADDR14 共15根地址线；GROUP9：Clock
CLK、CLKN差分对；GROUP10：Control 包括WE、CAS、RAS、CS0、CS1、ODT0、ODT1、BA0、BA1、BA2等；图3：时钟地址、控制线拓扑参考图图4：地址、控制线对于拓扑结构一定要看芯片是否支持读写平衡（Read and Write Leveling）。如果不支持和DDR2一样按T拓扑处理。（保证CPU到DDR各支点等长，注意终端电阻要接到最大的T点上）支持读写平衡情况下：2-4片颗粒：走T点或是Fly-by都可以；4片及以上颗粒：建议走Fly-by。下面是4颗粒DDR3按T和FLY-BY 拓扑结构的实例：图5：4颗粒T型拓扑处理方式图6：4颗粒FLY-BY拓扑处理方式而对于FLY-BY的拓扑结构 ,要注意以下几点：1. 间距 组内按3H（说明：H指的是到主参考平面的高度，中心间距3H，）原则；组间间距要5H以上；CLK和ADD/CMD等的间距按5H设计；
2.尽量同组同层完成走线且有完整参考平面（GND/power）；
3.各个DDR颗粒间的走线，尽量用COPY，长度误差在20mil以内（5mil）；若因结构限制，最大不能超过100mil；4. 时钟线推荐带状线布线以（GND/POWER为参考平面）； 时钟要紧耦合设计，对内等长控制在5MIL以内；源端和终端匹配的走线，长度不要太长（推荐300 mil以内）5.终端（上拉）电阻要放在最后一个DDR颗粒（末端），且走线长度小于500mil； 6.在有多个负载时，为了减少串扰和加大负载容性补偿，到第一个颗粒（主干道）的走线阻抗可以比到后面的走线阻抗偏小点，5-8欧姆左右。
7.Add/Com/Ctrl/Clk从控制器到第一个DDR颗粒的走线长度不要超过6000mil，到最后一个DDR颗粒不要超过12000mil。8.在多个考虑表底贴时分支的节点走线长度小于200mil且尽量等长. 图7：表底贴T型拓扑处理方式 本期对于DDR3的布线要求先说到这里，对于设计中还有那些重点需要关注和设计的我们将在下期继续讲解。（以下内容选自网友答题）1.电源稳定性，器件布局与后期布线都会影响电源纹波； 2. 线宽、线间距（组内/组外），此部分也影响阻抗； 3. 叠层考量，布线规划好，综合考虑在哪层走线； 4. 板材考量； 5. 串扰反射的考量； 6. 过孔的考量； 不同的布局布线都会影响上述参数
线宽线间距，绝对长度相对长度，拓扑结构，叠层参考面走线规划，过孔等等，总之各种考量是为了满足时序，信号质量，速率等要求
@二羔子 评分：3分1、一个字节内的8位数据线同层布线，参考完整的电源与地平面。dqs差分走在数据线中间，以dqs为基准做10mil的等长。数据的字节间8位可以不用等长。2、布线3w，且时钟和dqs差分与单线控制5w间距。3、阻抗主线按40欧，ddr端按60欧，差分按85欧。低阻抗为了更好的阻抗匹配减少反射。4、地址命令控制从控制器到每片ddr控制误差20mil，参考完整的电源与地平面。5、vref走线20mil，远离vtt电源，vtt铺铜过流3.5A。 @刘栋评分：3分一、对于地址和控制时钟线，确认控制器是否支持writing leveing,支持的话对于一驱二及以上优先采用fly-by拓扑走线，不支持的话T型拓扑走线。二、数据都是点到点的结构，优选同一组数据走在同一内层，便于控制阻抗。三、对于参考面，优选地平面，满足不了，只能参考自己的1.5V IO电源平面。四、为了控制SSN，建议按2W及以上间距走线。五、时钟线和DQS线距离其它走线尽量保证3W及以上。六、根据时序要求控制等长。
@杨勇评分：3分以上三位基本都回答到了（3分）注意布局首先，终端匹配电阻尽量靠近ddr3并且尽量靠近主控芯片，布线要遵守3W原则，注意电磁兼容性，做好电容滤波，电源要注意io和内核电源以及vtt等要尽量隔离做好相互防止干扰问题
@ zhl评分：2分首先，确认走线结构，fly-by orT型; 其次，确认阻抗大小，设置叠层线宽线间距等，并根据走线结构设置线组规则; 最后，信号线尽量同组同层，线间距至少2w，时钟线要3w以上，且参考面完整。
@铜钱评分：2分总体规则：vref的电容尽量靠近管脚放，vtt的电容尽量靠近端接电阻放，信号相邻层必须有地平面，不允许跨切割，信号需控制阻抗，所有信号尽量最多经过2次过孔，芯片端尽量多打地孔。 数据线：总长尽量小于2000mil，DQS差分对的过孔尽量遵循g-s-s-g，数据单端线间距尽量控制在2.5倍线宽以上，每组数据线必须在同一层。 时钟线：尽量使用fly-by结构，端接电阻放在fly-by结构末端，stub尽量小于200mil，并且分支线的stub等长且小于50mil，过孔尽量遵循g-s-s-g，时钟线与其它线间距应三倍差分间距以上。 地址控制线：尽量使用fly-by结构，端接电阻放在fly-by结构末端，stub尽量小于100mil，并且分支线的stub等长且小于50mil，线间距1.5倍线宽以上。
@杆评分：2分以上三位的回答也比较好，2分1，定好参考面，选择噪声小的电源平面或地平面，如有demo板参考demo板要求。 2，同组信号尽可能同层走线，不要跨分割。 3，地址线和控制线注意与时钟信号的等长约束。选通信号与同组信号的等长控制。非fly by走线的还注意时钟与选通信号的等长约束。 4，减少串扰，走线满足3w原则，同参考层的相邻层走线垂直。 5，减少电源躁声，ddr3和vtt的电源走线尽量短而粗。 6，走fly by走线需要提前注意主控芯片是否支持读写平衡。
@hk评分：3分首先要确定片子个数，用于确定布局和拓扑结构，其次是各外围元器件放置位置(文章已经讲得比较详细了)，然后设置线宽，线距，线等长，最后注意走线的技巧(以前文章也讲得很多了，不外乎保证阻抗的连续性和参考平面，电源的连续性)。
@大海象评分：3分1.信号组中，同组同层，DQ以DQS差分线为参考，等长设置在10mil。2.地址/控制/命令组，若主控芯片支持读写平衡，使用Flyby结构，尽量减少Stub长度。若不支持使用T型拓扑结构。阻抗补偿有利改善信号质量，单端40-50欧，差分85-95欧。3.时钟差分线在同层，参考地平面，保持平面完整，长度控制在25mil误差。4.线宽线距满足3W原则，防止干扰。蛇形走线间距大于25mil。5.信号线不能跨分割电源平面。6.VTT电源使用铺铜或平面连接，宽度大于150mil。
@山水江南评分：3分1、DDR3要严格控制阻抗，单线50ohm，差分100ohm，差分一般为时钟、DQS。在走线过程中，尽量减小阻抗跳变的因素，比如：换层、保证参考平面完整不跨分割、线宽变化、避免stub线等。2、为满足DDR3时序，需要将DDR3信号分组走线。数据线每八根一组，外加相应的DQS和DQM走线必须同组且保证同层，换层次数一致，长度误差控制在±10mil内；3、地址线、控制线、时钟线分为一组，长度误差控制在±25mil内。4、布线要求同组同层，最好都参考地平面。时钟对内等长要小，两根线误差小于5mil。时钟与其他信号线之间距离最好大于15mil其它信号线之间在有空间的情况下保证线间距3W，局部区域可适当减小距离。以减小信号之间的串扰。5、DDR3地址线、控制线、命令线FLY-BY的走线方式，以提高信号质量。采用FLY-BY设计，可降低同时开关噪声(SSN) 。当系统 DDR 的个数大于 4，布线长度大于 2 英寸，强烈建议加上端接电阻。 RS 和 RT 的值取决于驱动强度等，需要仿真和架构测试来优化。
@ 龙凤呈祥 紫红龙骧评分：3分以上几位基本把所有需要注意的重点都基本回答了（ 3分）1.减少串扰：走线保证3w或以上的间距，相临层走线不重叠，同组数据线走同层，不跨分割 2.减少电源躁声：ddr3和vtt的电源模块，尽量靠近负载，电源层与地层间距尽量小 3.注意容性负载带来的阻抗不匹配问题，调整主段线宽（加大线宽，减小阻抗） 4.检查主控是否支持读者平衡，支持才能用fly-by,否则采用ddr2的拓扑。
评分：3分DDR3布线的注意事项： 1、注意不支持读写平衡（Read and Write Leveling）功能的DDR3主控芯片，不能采用Fly-by结构； 2、布线时推荐按照数据组、地址命令组、控制组、时钟信号、电源的顺序进行； 3、根据Datasheet，布线要满足线宽、线距及阻抗的要求； 4、保证信号完整性，走线不要跨分割；避免走在参考平面的边缘上，尽量离边缘有一定距离（比如至少30mil以上）； 5、各数据组信号，同组信号要走在同一层，至少保证参考同一平面。
@ly评分：3分1、控制阻抗；2、如有多颗需要确定布线拓扑结构；3、尽量满足3W原则；4、VREF电源线尽量不小于20mil宽度；5、参考面尽量是GND或者DDR3电源的平面，避免其他电源的平面。6、数据组，地址、控制、时钟组做好等长等
@Jamie评分：3分1.整体策略考虑。若制板要求允许,可考虑 DDR 芯片正反面重叠放置，以利于布线；建议DDR区域与其他非DDR区域相对隔离,DDR区域内不要放置其他元器件，非DDR信号走线不要进入DDR区域 。2.将DDR信号分为clock，data， address/command/control三个组。每组分别有不同的设计规则。A) clock 组：为差分对时钟信号，走在完整的GND 平面相邻的信号层；原则上所有时钟应走在同一层；避免时钟交叉，必要时可以调整时钟到不同 DDR 芯片的连接；时钟长度相等，误差控 制在20mil内，时钟长度等于或略大于地址信号。B)data 信号应尽量走在GND平面相邻的信号层；每个lane的信号走在同一层相邻lane的信号在不同层;mdqs信号间距至少4倍线宽(20mil)。与非DDR信号之间的距离至少20mil；每个lane 内信 号线等长，长度差控制在 25mil 内；lane 之间信号的长度差控制在 25%。C)ADDR/CMD/CTRL组，要求该组信号线采用fly-by型拓扑结构。3.DDR 电源。电源输出后过滤波网络；电源线要宽，Vref至少25mil,Vtt至少 150mil, 如可能尽量铺成平面；尽量远离信号线，至少20-25mil电源反馈Vsense应接在Vtt线（平面）的中间点。
@Lee评分：3分以上四位网友回答很全面 （3分）高速先生(yes-easy-high-speed)
DDR3布线的那些事儿（一）
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莱迪思半导体公司　Sid Mohanty引言由于系统带宽不断的增加，因此针对更高的速度和性能，设计人员对存储技术进行了优化。下一代双数据速率（DDR）SDRAM芯片是DDR3 。 DDR3 SDRAM具有比DDR2更多的优势。这些器件的功耗更低，能以更高的速度工作，有更高的性能（2倍的带宽），并有更大的密度。与DDR2相比，DDR3器件的功耗降低了30％，主要是由于小的芯片尺寸和更低的电源电压（DDR3 1.5V而DDR2 　1.8V）。 DDR3器件还提供其他的节约资源模式，如局部刷新。与DDR2相比，DDR3的另一个显著优点是更高的性能/带宽，这是由于有更宽的预取缓冲（与4位的DDR2相比，DDR3为8位宽），以及更高的工作时钟频率。然而，设计至DDR3的接口也变得更具挑战性。在FPGA中实现高速、高效率的DDR3控制器是一项艰巨的任务。直到最近，只有少数高端（昂贵）的FPGA有支持与高速的DDR3存储器可靠接口的块。然而，现在新一代中档的FPGA提供这些块、高速FPGA架构、时钟管理资源和需要实现下一代DDR3控制器的I/O结构。本文探讨设计所遇到的挑战，以及如何用一个特定的FPGA系列LatticeECP3实现DDR3存储器控制器。DDR3存储器控制器的挑战针对存储器控制器，DDR3器件面临一系列的挑战。DDR3的工作频率起始于DDR2的更高的工作频率，然后趋于更高的频率。 DDR3接口需要的时钟速度超过400 MHz。这是对FPGA架构的一个重大挑战。针对DDR3存储器控制器的架构，fly-by结构和读写调整变得更加复杂。图1 针对DDR3的Fly-by结构不同于DDR2的T型分支拓扑结构，DDR3采用了fly-by拓扑结构，以更高的速度提供更好的信号完整性。fly-by信号是命令、地址，控制和时钟信号。如图1所示，源于存储器控制器的这些信号以串行的方式连接到每个DRAM器件。通过减少分支的数量和分支的长度改进了信号完整性。然而，这引起了另一个问题，因为每一个存储器元件的延迟是不同的，取决于它处于时序的位置。通过按照DDR3规范的定义，采用读调整和写调整技术来补偿这种延迟的差异。fly-by拓扑结构在电源开启时校正存储器系统。这就要求在DDR3控制器中有额外的信息，允许校准工作在启动时自动完成。 读和写调整在写调整期间，存储器控制器需要补偿额外的跨越时间偏移（对每个存储器器件，信号延迟是不同的），这是由于fly-by拓扑结构及选通和时钟引入的。如图2所示，源CK和DQS信号到达目的地有延迟。对于存储器模块的每个存储器元件，这种延迟是不同的，必须逐个芯片进行调整，如果芯片有多于一个字节的数据，甚至要根据字节来进行调整。该图说明了一个存储器元件。存储器控制器延迟了DQS，一次一步，直到检测到CK信号从0过渡到到1。这将再次对齐DQS和CK，以便DQ总线上的目标数据可以可靠地被捕获。由于这是由DDR3存储器控制器自动做的，电路板设计人员无须担心实施的细节。设计人员会从额外的裕度中得到好处，这是由DDR3存储器控制器中的写调整的特性所创建的。图2 写调整的时序图DDR3存储器时钟资源和接口模块LatticeECP3 FPGA的I/O有专门的电路支持高速存储器接口，包括DDR、DDR2和DDR3 SDRAM存储器接口。如图3所示，ECP3系列还有专用的时钟资源，以支持下一代DDR3高速存储器控制器。边缘时钟（ECLK1，ECLK2）是高速，低相偏的时钟，用于时钟控制数据高速地进出器件。在DQS的通道提供时钟输入（DQS）和与该时钟相关的多达10个输入数据位。DQSBUF服务于每个DQS通道，以控制时钟访问和延迟。DQSDLL支持DQS通道（每个器件的左侧和右侧都有一个）。DQSDLL是专门用于构建90度时钟延迟的DLL。　图3
LatticeECP3 DDR存储器时钟资源莱迪思的DQS电路包括一个自动时钟转换电路，简化了存储器接口设计，并确保了可靠的操作。此外，DQS的延迟块提供了针对DDR存储器接口所需的时钟对齐。通过DQS的延迟单元至专用的DQS布线资源，向PAD提供DQS信号。温度，电压和工艺变化对专用DQS延迟块产生的差异由设置的校准信号来补偿（7位延迟控制），校准信号源于器件对边的两个DQSDLL。在器件的一半，每个DQSDLL弥补各自边的DQS延迟。通过系统时钟和专用反馈环路，对DLL环进行了补偿。　LatticeECP3 FPGA的锁相环用于生成针对DDR3存储器接口时钟。例如，对于一个400 MHz的DDR3接口，通用锁相环用于生成三个时钟：400 MHz的时钟，有90 °相移的400 MHz时钟和200 MHz时钟。有90 °相移的400 MHz时钟用于生成DQ和DQS输出。没有相移的400 MHz时钟用于产生时钟（CLKP和CLKN）到DDR3存储器。200 MHz时钟用于生成地址和命令（ADDR/CMD）信号。该时钟的实现对客户是透明的，可用莱迪思的设计工具自动地实现。DDR3所需的写调整是通过使用动态延迟输入至专门的DDR3存储器接口的模块，这称为DQSBUFD模块。这个DQSBUFD模块包含了DQS延迟块，时钟极性控制逻辑和数据有效模块。DDR3所需的写调整是通过使用动态延迟（DYNDELAY）输入DQSBUFD模块。根据写调整的要求，可以延迟每个DQS组的输出。 对于DDR3存储器读接口，当存储器件驱动DQS为低电平时，DQS转换检测块检测DQS的过渡情况，并生成读时钟来传输数据至FPGA。莱迪思的IPexpress工具可用于生成上面阐述的DDR3存储器接口块。通过提供与高速DDR3存储器接口所需的合适块，这些在LatticeECP3中预制的块使设计人员减少了设计的复杂性。DDR3存储器控制器莱迪思提供一个全功能的DDR3存储器控制器IP核，接口至符合行业标准的DDR3元件和DIMM。莱迪思的DDR3存储器控制器的框图如图4所示。莱迪思的存储器控制器连接到LatticeECP3 的DDR3存储器接口模块（IO模块）和时钟电路，针对接口至DDR3存储器元件和DIMM，为客户提供现成的解决方案。这个控制器实现了一些功能，以改善整个吞吐量。例如，实现命令流水线，以改善整体吞吐量。该IP使用有效的分组（bank）管理技术来并行管理多个分组。这可以使访问延迟最小，有利于提高存储器的带宽。使用莱迪思的IPexpress工具，可以生成LatticeECP3 的DDR3存储器控制器。基于GUI的工具使设计人员能够指定存储器控制器的参数（时钟频率、数据总线宽度、配置等）以生成DDR3存储器控制器IP核。设计人员可以通过图形用户界面定制参数。例如，图形用户界面允许用户定制存储器的时序参数，并用新的时序值重新生成存储器控制器。除了DDR3存储器控制器IP核之外，还提供仿真模型和测试平台，这样设计人员可以在将它按装到电路板上之前，对设计进行测试。图4 莱迪思DDR3存储器控制器框图LatticeECP3 DDR3存储器控制器已经用DDR3存储器元件和DIMM做了充分的验证。莱迪思还提供了多种硬件评估板，客户可用于检查LatticeECP3 DDR3存储器控制器的操作，接口至任何DIMM的 DDR3元件。LatticeECP3系列是业界唯一支持DDR3存储器接口的中档FPGA，从而针对下一代的系统设计，为设计人员提供了低成本，低功耗的解决方案。 结论系统带宽的需求继续以指数形式增长。由于DDR3 SDRAM的价格下降了，DDR3 SDRAM芯片将更广泛地用于网络应用。这些增加系统带宽的要求正在推动着存储器的接口速度增加，同时继续使成本降低。用中档的FPGA促进稳定的高速存储器接口设计是LatticeECP3系列FPGA的主要目标。针对下一代存储器控制器的需要，ECP3的专用、灵活的DDR功能意味着现在设计人员有了一个节约成本的解决方案。LatticeECP3 DDR3基元与莱迪思的DDR3存储器控制器IP核的结合大大降低了DDR3存储器接口的复杂性，针对用DDR3实现下一代系统设计，促进更快地将产品推向市场。
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什么是FPGA?
FPGA是Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。
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　　由于系统带宽不断的增加，因此针对更高的速度和性能，设计人员对存储技术进行了优化。下一代双数据速率（DDR）芯片是 SDRAM。 DDR3 SDRAM具有比更多的优势。这些器件的功耗更低，能以更高的速度工作，有更高的性能（2倍的带宽），并有更大的密度。与DDR2相比，DDR3器件的功耗降低了30％，主要是由于小的芯片尺寸和更低的电压（DDR3 1.5V而DDR2 　）。 DDR3器件还提供其他的节约资源模式，如局部刷新。与DDR2相比，DDR3的另一个显著优点是更高的性能/带宽，这是由于有更宽的预取缓冲（与4位的DDR2相比，DDR3为8位宽），以及更高的工作时钟频率。然而，设计至DDR3的也变得更具挑战性。在FPGA中实现高速、高效率的DDR3控制器是一项艰巨的任务。直到最近，只有少数高端（昂贵）的FPGA有支持与高速的DDR3可靠接口的块。然而，现在新一代中档的FPGA提供这些块、高速FPGA架构、时钟管理资源和需要实现下一代DDR3控制器的I/O结构。本文探讨设计所遇到的挑战，以及如何用一个特定的FPGA系列LatticeECP3实现DDR3存储器控制器。
　　DDR3存储器控制器的挑战
　　针对存储器控制器，DDR3器件面临一系列的挑战。DDR3的工作频率起始于DDR2的更高的工作频率，然后趋于更高的频率。 DDR3接口需要的时钟速度超过400 MHz。这是对FPGA架构的一个重大挑战。针对DDR3存储器控制器的架构，fly-by结构和读写调整变得更加复杂。
　　图1 针对DDR3的Fly-by结构
　　不同于DDR2的T型分支拓扑结构，DDR3采用了fly-by拓扑结构，以更高的速度提供更好的信号完整性。fly-by信号是命令、地址，控制和时钟信号。如图1所示，源于存储器控制器的这些信号以串行的方式连接到每个DRAM器件。通过减少分支的数量和分支的长度改进了信号完整性。然而，这引起了另一个问题，因为每一个存储器元件的延迟是不同的，取决于它处于时序的位置。通过按照DDR3规范的定义，采用读调整和写调整技术来补偿这种延迟的差异。fly-by拓扑结构在开启时校正存储器系统。这就要求在DDR3控制器中有额外的信息，允许校准工作在启动时自动完成。
　　读和写调整
　　在写调整期间，存储器控制器需要补偿额外的跨越时间偏移（对每个存储器器件，信号延迟是不同的），这是由于fly-by拓扑结构及选通和时钟引入的。如图2所示，源CK和DQS信号到达目的地有延迟。对于存储器模块的每个存储器元件，这种延迟是不同的，必须逐个芯片进行调整，如果芯片有多于一个字节的数据，甚至要根据字节来进行调整。该图说明了一个存储器元件。存储器控制器延迟了DQS，一次一步，直到检测到CK信号从0过渡到到1。这将再次对齐DQS和CK，以便DQ上的目标数据可以可靠地被捕获。由于这是由DDR3存储器控制器自动做的，电路板设计人员无须担心实施的细节。设计人员会从额外的裕度中得到好处，这是由DDR3存储器控制器中的写调整的特性所创建的。
　　图2 写调整的时序图
　　DDR3存储器时钟资源和接口模块
　　LatticeECP3 FPGA的I/O有专门的电路支持高速存储器接口，包括DDR、DDR2和DDR3 SDRAM存储器接口。如图3所示，ECP3系列还有专用的时钟资源，以支持下一代DDR3高速存储器控制器。边缘时钟（ECLK1，ECLK2）是高速，低相偏的时钟，用于时钟控制数据高速地进出器件。在DQS的通道提供时钟输入（DQS）和与该时钟相关的多达10个输入数据位。DQSBUF服务于每个DQS通道，以控制时钟访问和延迟。DQSDLL支持DQS通道（每个器件的左侧和右侧都有一个）。DQSDLL是专门用于构建90度时钟延迟的DLL。
　　图3 LatticeECP3 DDR存储器时钟资源
　　莱迪思的DQS电路包括一个自动时钟转换电路，简化了存储器接口设计，并确保了可靠的操作。此外，DQS的延迟块提供了针对DDR存储器接口所需的时钟对齐。通过DQS的延迟单元至专用的DQS布线资源，向PAD提供DQS信号。温度，电压和工艺变化对专用DQS延迟块产生的差异由设置的校准信号来补偿（7位延迟控制），校准于器件对边的两个DQSDLL。在器件的一半，每个DQSDLL弥补各自边的DQS延迟。通过系统时钟和专用反馈环路，对DLL环进行了补偿。
　　LatticeECP3 FPGA的锁相环用于生成针对DDR3存储器接口时钟。例如，对于一个400 MHz的DDR3接口，通用锁相环用于生成三个时钟：400 MHz的时钟，有90 °相移的400 MHz时钟和200 MHz时钟。有90 °相移的400 MHz时钟用于生成DQ和DQS输出。没有相移的400 MHz时钟用于产生时钟（CLKP和CLKN）到DDR3存储器。200 MHz时钟用于生成地址和命令（ADDR/CMD）信号。该时钟的实现对客户是透明的，可用莱迪思的设计工具自动地实现。
　　DDR3所需的写调整是通过使用动态延迟输入至专门的DDR3存储器接口的模块，这称为DQSBUFD模块。这个DQSBUFD模块包含了DQS延迟块，时钟极性控制逻辑和数据有效模块。DDR3所需的写调整是通过使用动态延迟（DYNDELAY）输入DQSBUFD模块。根据写调整的要求，可以延迟每个DQS组的输出。
　　对于DDR3存储器读接口，当存储器件驱动DQS为低电平时，DQS转换检测块检测DQS的过渡情况，并生成读时钟来传输数据至FPGA。
　　莱迪思的IPexpress工具可用于生成上面阐述的DDR3存储器接口块。通过提供与高速DDR3存储器接口所需的合适块，这些在LatticeECP3中预制的块使设计人员减少了设计的复杂性。
　　DDR3存储器控制器
　　莱迪思提供一个全功能的DDR3存储器控制器IP核，接口至符合行业标准的DDR3元件和DIMM。莱迪思的DDR3存储器控制器的框图如图4所示。莱迪思的存储器控制器连接到LatticeECP3 的DDR3存储器接口模块（IO模块）和时钟电路，针对接口至DDR3存储器元件和DIMM，为客户提供现成的解决方案。这个控制器实现了一些功能，以改善整个吞吐量。例如，实现命令流水线，以改善整体吞吐量。该IP使用有效的分组（bank）管理技术来并行管理多个分组。这可以使访问延迟最小，有利于提高存储器的带宽。
　　使用莱迪思的IPexpress工具，可以生成LatticeECP3 的DDR3存储器控制器。基于GUI的工具使设计人员能够指定存储器控制器的参数（时钟频率、数据总线宽度、配置等）以生成DDR3存储器控制器IP核。设计人员可以通过图形用户界面定制参数。例如，图形用户界面允许用户定制存储器的时序参数，并用新的时序值重新生成存储器控制器。除了DDR3存储器控制器IP核之外，还提供仿真模型和测试平台，这样设计人员可以在将它按装到电路板上之前，对设计进行测试。
　　图4 莱迪思DDR3存储器控制器框图
　　LatticeECP3 DDR3存储器控制器已经用DDR3存储器元件和DIMM做了充分的验证。莱迪思还提供了多种硬件*估板，客户可用于检查LatticeECP3 DDR3存储器控制器的操作，接口至任何DIMM的 DDR3元件。LatticeECP3系列是业界唯一支持DDR3存储器接口的中档FPGA，从而针对下一代的系统设计，为设计人员提供了低成本，低功耗的解决方案。
　　系统带宽的需求继续以指数形式增长。由于DDR3 SDRAM的价格下降了，DDR3 SDRAM芯片将更广泛地用于网络应用。这些增加系统带宽的要求正在推动着存储器的接口速度增加，同时继续使成本降低。用中档的FPGA促进稳定的高速存储器接口设计是LatticeECP3系列FPGA的主要目标。针对下一代存储器控制器的需要，ECP3的专用、灵活的DDR功能意味着现在设计人员有了一个节约成本的解决方案。LatticeECP3 DDR3基元与莱迪思的DDR3存储器控制器IP核的结合大大降低了DDR3存储器接口的复杂性，针对用DDR3实现下一代系统设计，促进更快地将产品推向市场。&&来源:
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