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STA中对于时序违背情况处理方法
STA中对于时序违背情况的处理方法【摘要】当代数字ic设计的规模和复杂性的不断地在增加，验证工作也越来越困难，特别是静态时序的分析在此背景下变得尤为重要，目前业界普遍采用了自动化的设计方式，通过应用工具软件，来对设计的时序进行分析。【关键词】数字ic静态时序分析建立时间保持时间1、引言：当代数字ic设计的规模和复杂性的不断地在增加，设计的时序验证已经成为制约成品率的一个重要因素。是否全面地分析设计的时序关系到产品的成败。然而，设计过程中不可避免地会出现一些与要求时序相违背的情况，怎样处理这些问题是静态时序分析的一个重要的方面，2、静态时序分析中时序分析对象在静态时序分析中，时序分析工作主要检查设计的建立时间和保持时间。关于以上检查目标的概念，这里就不在赘述。设计的时序违背主要体现在这两个时序目标的违背。图1是保持时间违背的情况，图2是建立时间违背的情况从图1可以知道，保持时间的违背在电路上是相邻的两个寄存器之间的组合逻辑路径延迟过小，导致前一个寄存器的数据在时钟边沿有效期的后段存入了后一个寄存器中，从而导致逻辑的混乱。而
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求助！如何学习STA以及解决时序问题？
求助各位前辈，小弟最近遇到程序里时序setup 不满足的情况，手头也有一本《Xilinx FPGA开发实用教程》（徐文波著），但是里边关于STA的分析只是对原理的说明，并没有具体可操作的方法，而且我使用的ISE14.6版本，与书里的版本（13.x）也不一样，经常有很多书里写的东西我这个版本上就没有。 当然我也尝试看了官方的用户手册，包括时序收敛以及PlanAhead手册，但是基本上都一头雾水。
想请教各位前辈，有关于此方面的中文资料吗？或者对我提出的具体问题不吝赐教
其实我的问题归结起来，就是两点：
第一，如何进行时序分析，或者如何看时序报告？
第二，针对出现的时序约束失败，如何修改使之时序收敛？
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静态时序分析（STA,Static Timing Analysis）基础与应用2
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除了Clock之外，对于电路其他输出输入端点及其周边的环境（Boundary Condition）也要加以描述。在说明Boundary Condition之前，我们得对路径（Path）有更进一步的了解。上文曾提及STA会将电路中所有的Path找出来加以分析，但Path的定义是什么 呢？
Path根据起点及终点可以分为4种：
由Flip-Flop Clock输入到Flip-Flop资料输入（图十七左上）。由主要输入（Primary Input，简称PI）到Flip-Flop资料输入（图十七右上）。由Flip-Flop Clock输入到主要输出（Primary Output，简称PO）（图十七左下）。由主要输入到主要输出（图十七右下）。当Clock规格确定了之后，第1种Path的时序限制（Timing Constraint）就自动的给定了。为了给定其他3种Path的时序限制，我们必须定义Boundary Condition。
一般来说，我们会定义下列的Boundary Condition：
Driving Cell：定义输入端点的推动能力（图十八）。Input Transition Time：定义输入端点的转换时间（图十八）。Output Capacitance Load：定义输出负载（图十八）。Input Delay：输入端点相对于某个Clock领域的延迟时间。（图十九，Delayclk-Q + a）Output Delay：自输出端点往外看相对于某个Clock领域的延迟时间。（图十九，c）在这些Boundary Condition定义之后，上述4种Path事实上都可看成是第1种Path（Flip-Flop到Flip-Flop）。也就是说，加上 Boundary Condition后，只要Clock给定，所有Path的Timing Constraint就会自动给定。。
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由于每个Path都有Timing Constraint，所以时序分析都能够进行。但在某些情况下，有些Path的分析可能没有意义，因此你会想忽略这些Path的分析。或是有些Path 分析的方式不一样，你会想指定这些Path的分析方式。此时就要设定一些Timing Exception，如False Path和Multi-cycle Path等等来处理非一般性的时序分析。
STA流程及分析方式
STA的流程如图二十所示，而其分析验证的项目就是我们前文提及之时序检查相关的Timing Arc，如Setup Time、Hold Time等等。以下我们针对Setup Time举1实际范例来说明STA的分析方式。
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&&Setup Time
设计电路如图二十一所示，时序模型（Timing Model）及时序限制（Timing Constraint）如下：
所有逻辑闸在输出讯号上升时最长的延迟时间为3ns，最短为2ns。所有逻辑闸在输出讯号上升时最长的延迟时间为2ns，最短为1ns。所有连线（Net）最长的延迟时间为2ns，最短为1ns。所有Flip-Flop Clock到Q的延迟时间为3ns。所有Flip-Flop的Setup Time为1ns（Ts）。所有Flip-Flop的Hold Time为1ns（Th）。Clock周期为14ns（Dclkp）。Clock source latency为2ns（Dclks）。Clock network latency为3ns（Dclkn）。Clock uncertainty为1ns（Dclku）。B及C的input delay皆为1ns（Da、Db、Dc）。Y的output delay为3ns（DY）。接下来，我们以Step-By-Step的方式说明时序分析的方式。
<font color="#.& && && & 首先找出所有Timing Path，我们只列出具代表性的3条Timing Path来加以说明。
<font color="#.& && && & 假设输入A讯号由0变1，计算第1条Path终点讯号到达的时间（Arrival Time简称AT）。
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<font color="#.& && && & 假设输入A讯号由1变0，计算第1条Path终点AT。
<font color="#.& && && & 计算第1条Path终点的需求时间（Required Time，简称RT）。
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<font color="#.& && && & 假设输入A讯号由0变1，计算第1条Path终点的Slack。Slack等于RT和AT的差值，对于Setup Time验证来说等于RT - AT，对于Hold Time验证来说等于AT - RT。在此Setup Time范例中，Slack为正，表示讯号实际到达Path终点时间比必须到达的时间还早，因此Timing是满足的。
<font color="#.& && && & 假设输入A讯号由1变0，计算第1条Path终点的Slack。Slack为正，因此Timing是满足的。
综合5和6，第1条Path的Timing是符合规格的，其Slack为4ns（取较差状况）。
<font color="#.& && && & 假设前级Flip-Flop的讯号由0变1，计算第2条Path终点的AT。
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不错不错。
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不错很好啊。
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;P谢谢大家支持。
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星星之火红 发表于
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真棒～:victory:
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顶，顶，顶......
Backkom80 发表于
07:57 谢谢支持啊。哈哈，贝壳。
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对我有帮助，谢谢
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有的升级了，
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bd7qwmcu 发表于
有的升级了，
什么升级了？
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不好意思，是说我有的学习，提高水平了
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新手学习一下
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自己整理的，感觉很不过，对setup-time和hold-time相关知识讲得很透彻，大家可以看看。
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/*点击出现回复框*/
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/*删除评论*/
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var id = $(e.target).attr("id");
$.getJSON('/index.php/comment/do_invalid/' + id,
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}, "json");
/*删除回复*/
$(".rightLi").on("click",'.del_comment_r', function (e) {
var id = $(e.target).attr("id");
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//填充回复
function KeyP(v) {
$(".res_area_r").val($.trim($(".res_area").val()));
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