采集卫星电视信号，需要采集的前端设备，即采集信号转换成IP(SPTS)的设备。包括了3个种类：
1.& &&&把卫星信号转换成IP码流信号的设备
2.& &&&把压缩的音视频（包括复合视频，HDMI，SDI）转换成IP码流的设备
3.& &&&把加密的卫星节目或者本地的加密节目转换成IP码流的设备
1.& &&八路IP卫星接收机（IPTV）概述
八路IP卫星接收机支持8路DVB-S/ DVB-S2卫星射频信号输入，输入信号被解调成TS流,再封装成IP (TS over UDP)格式，并通过1路千兆网口输出64路IP（SPTS）流，主要应用于IPTV直播系统的射频信号转播。一台设备可以解决64套节目的转发，性价比超强。
u&&支持DVB-S、DVB-S2（选件）卫星信号输入（共8路射频F头输入）
u&&支持TS over UDP输出
u&&支持输入、输出信号的实时监测
u&&支持中英文液晶显示，前面板按键操作和远程网管控制
u&&高可靠性设计，运行稳定
2.& &&八路HDMI高清编码器概述
八路HDMI高清编码器支持8路HDMI高清信号输入，通过H.264视频和MPEG-1音频编码形成TS复用流，输出接口为ASI和IP（TS over UDP）。主要应用于数字电视前端直播系统的高清信号转播。
u&&采用全硬件压缩，实时性强，性能稳定
u&&支持1080P/I，720P等多种格式
u&&支持所有采样率(32KHz、44.1KHz、48KHz等)的音频信号输入
u&&支持音量调节
u&&采用高清HDMI 接口，支持HDCP
u&&支持中英文液晶显示，前面板按键操作和远程网管控制
3.& &&八合一编码器概述
八合一编码器支持8路模拟复合视频以及单声道或立体声输入，通过MPEG-2视频和MPEG-1音频编码形成8路复用码流（8*SPTS）。输出接口为ASI和IP（TS over UDP）。该设备具有高集成，低成本的优势，可广泛应用于无线/有线/IPTV等数字电视播出系统中。
u&&采用全硬件压缩，实时性强，性能稳定
u&&8路CVBS视频和8组非平衡立体声音频输入
u&&支持所有采样率(32KHz、44.1KHz、48KHz等)的音频信号输入
u&&支持MPEG-2 MP@ML （4：2：0）编码
u&&支持中英文液晶显示，前面板按键操作和远程网管控制
通过前端设备得到单节目流的TS（UDP协议），用800Li转协议流软件（外部信号适配器软件）即可转成RTMP进入800Li&Flash P2P 流媒体直播系统在互联网进行网络分发，从而可以在PC，手机，机顶盒上进行观看电视节目。&
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基于CPLD的异步ASI/SDI信号电复接光传输设备的设计
来源：世界电子元器件 作者：周宇 马祖其 姚君日 10:56
[导读] 基于CPLD的异步ASI/SDI信号电复接光传输设备的设计
　　近年来，随着计算机、数字网络和电视技术的飞速发展，人们对高质量电视图像
基于CPLD的异步ASI/SDI信号电复接光传输设备的设计
　　近年来，随着计算机、数字网络和电视技术的飞速发展，人们对高质量电视图像的需求不断提高，我国广播电视事业日新月异、迅猛发展。四年前开通的数字电视卫星广播，目前已形成相当规模。数字摄录、数字特技、非线性编辑系统、虚拟演播室、数字转播车、网络硬盘阵列以及机械手数字播放系统等设备，已陆续进入中央电视台和各省市级电视台。标准高清晰度数字电视SDTV/HDTV已列为国家重大科研产业工程项目，试验播出已在中央广播电视塔上进行。目前，我国数字电视节目制作和数字电视地面广播已在紧锣密鼓地推进，而&十一五&将是我国数字电视整体平移的准备期，是广播电视系统从模拟向数字化过渡的重要阶段。
　　本设计正是为应对这一趋势，并为满足市场对于多路ASI/SDI数字视频信号光传输设备的巨大需求而设计的。它是通过时分复用技术实现在一根光纤中同时传输两路ASI/SDI数字视频信号的光传输设备，该项设计可为今后开发更多路更高速的异步数字信号光传输设备打好基础。
　　系统实现方案
　　该ASI/SDI信号光传输设备的工作原理见图1。
图1 系统原理图
　　由图1可知，ASI/SDI串行信号通过均衡电路后得到整形，转变成为一组差分信号；再经过时钟恢复电路将信号中的时钟提取出来，以便在接下来的解码和同步信号时使用；再通过解码电路后，串行的高速信号转变成并行的低速信号，为接下来的电复接过程做好准备；最后通过FIFO电路的调整实现异步信号跟本地的电复接时钟同步，进而实现本地的电复接；再通过光模块电/光转换后传输到收端，收端收到信号后经过一系列逆向变换电路后，恢复出原始的ASI/SDI串行信号，完成整个传输过程。
　　本设计中ASI/SDI信号的电复接技术是整个技术环节的关键。由于项目中需电复接的ASI/SDI信号速率很高，标准速率达到270Mbit/s，并且不是同源的信号复接，所以直接对该信号电复接很困难且不经济，需要先恢复出各个信号的时钟，把高速串行信号变换成低速并行信号，然后再通过FIFO芯片电路来调整各个信号的时钟步伐，实现跟本地的时钟同步，然后再通过可编程芯片进行两路电信号复接，进而实现时分复用传输。只有经过这一系列的信号处理过程后，在接收端才可以实现顺利的解复接过程，这也是该设计的主要技术攻关点。
　　另外，电复接的锁定也是一个问题。信号路数越多，速率越高，越难锁定，对PCB板的排版技术要求较高。通过对各个元器件的合理放置和科学的滤除杂波等各项处理，这个问题可以得到很好的解决。
　　硬件电路
　　在该设计中，主要使用的是美国国家半导体公司最新推出的功能强大且性能稳定的数字视频芯片组。其中解码及串/并转换芯片选用CLC011；编码及并/串转换芯片选用CLC020；时钟恢复芯片选用LMH0046；自适应电缆均衡芯片选用CLC014；CPLD芯片采用LATCE公司的LC4256V；FIFO芯片采用IDT公司的IDT72V2105。
　　均衡部分电路处理过程如图2所示。由图2可知单端输入的ASI/SDI串行信号通过均衡电路后得到整形，转变成一组差分信号，为接下来的时钟恢复过程作好了准备。通过均衡电路以后，信号质量大大提高，输入输出信号波形比较如图3。
图2 均衡部分电路处理过程
图3 均衡电路波形比较
　　时钟恢复部分电路处理过程由图4所示。通过图4可以看到，正确地设置好芯片的工作模式，由本地提供一个27M的时钟供时钟恢复芯片使用，将均衡后的高速差分信号输入到芯片中，通过芯片处理后恢复出串行信号之中的时钟信号，以便下面解码部分电路使用。同时，该芯片也可支持高清信号的时钟恢复功能。
图4 时钟恢复部分电路处理过程
　　解码部分电路处理过程由图5所示。通过图5可以看到，由时钟恢复芯片恢复出来的串行时钟和串行数据输入到解码芯片，通过串/并转换后输出10位并行数据和27M的并行时钟，以备下面FIFO电路的时钟调整使用。具体各个工作模式下信号的时序图见图6。
图5 解码部分电路处理过程
图6 各模式信号时序图
　FIFO部分电路处理过程如图7所示。其中读时钟使用编码电路恢复出来的27M并行时钟，写时钟使用本地的27M时钟，通过调整实现经过FIFO的10位并行信号与本地时钟同步，为接下来输入到CPLD进行电复接做好准备。CPLD的电复接部分程序如下，其中2BP-S为复接程序，2BS-P为解复接程序。
图7 FIFO部分电路处理过程
　　architecture SCHEMAC of 2BP-S is
　　SIGNAL gnd : std_logic := &0&;
　　SIGNAL vcc : std_logic := &1&;
　　signal N_25 : std_
　　signal N_12 : std_
　　signal N_13 : std_
　　signal N_15 : std_
　　signal N_16 : std_
　　signal N_17 : std_
　　signal N_21 : std_
　　signal N_22 : std_
　　signal N_23 : std_
　　signal N_24 : std_
　　I30 : G_D Port Map ( CLK=&N_25, D=&N_13, Q=&N_22 );
　　I29 : G_D Port Map ( CLK=&N_25, D=&N_16, Q=&N_23 );
　　I34 : G_OUTPUT Port Map ( I=&N_22, O=&Q0 );
　　I33 : G_OUTPUT Port Map ( I=&N_23, O=&Q1 );
　　I2 : G_INPUT Port Map ( I=&CLK, O=&N_25 );
　　I7 : G_INPUT Port Map ( I=&A, O=&N_12 );
　　I8 : G_INPUT Port Map ( I=&LD, O=&N_21 );
　　I6 : G_INPUT Port Map ( I=&B, O=&N_15 );
　　I12 : G_2OR Port Map ( A=&N_17, B=&N_24, Y=&N_16 );
　　I16 : G_2AND1 Port Map ( AN=&N_21, B=&N_22, Y=&N_24 );
　　I21 : G_2AND Port Map ( A=&N_21, B=&N_12, Y=&N_13 );
　　I20 : G_2AND Port Map ( A=&N_21, B=&N_15, Y=&N_17 );
　　end SCHEMAC;
　　architecture SCHEMAC of 2BS-P is
　　SIGNAL gnd : std_logic := &0&;
　　SIGNAL vcc : std_logic := &1&;
　　signal N_5 : std_
　　signal N_1 : std_
　　signal N_3 : std_
　　signal N_4 : std_
　　I8 : G_OUTPUT Port Map ( I=&N_4, O=&Q0 );
　　I1 : G_OUTPUT Port Map ( I=&N_5, O=&Q1 );
　　I2 : G_INPUT Port Map ( I=&CLK, O=&N_3 );
　　I3 : G_INPUT Port Map ( I=&SIN, O=&N_1 );
　　I7 : G_D Port Map ( CLK=&N_3, D=&N_4, Q=&N_5 );
　　I4 : G_D Port Map ( CLK=&N_3, D=&N_1, Q=&N_4 );
　　end SCHEMATIC;
　　编码部分电路处理过程如图8所示。收端光模块收到数据后，通过CPLD的解复接程序恢复出并行数据和同步时钟，再通过编码芯片电路恢复出原始的高速串行信号，经过电缆驱动芯片驱动后最终由传输设备输出，完成整个传输过程。其中，编码电路部分的信号时序如图9所示。
图8 编码部分电路处理过程
图9 编码电路信号时序图
　　结束语
　　基于CPLD的异步ASI/SDI信号电复接光传输设备的设计使用了最新的ASI/SDI信号电复接/分接技术，可以实现两路信号的时分复用传输，替代了以往以波分复用技术为基础的多路异步信号传输模式，大大节省了生产成本，使产品的市场竞争力进一步提高。
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