RAM读写控制线到底是一根还是两根内存条只显示一根

来源：蜘蛛抓取(WebSpider) 时间：2018-01-04 20:01 标签： 两根内存条只识别一根
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阅读下列说明和图，回答下列问题。
在某嵌入式系统设计中，使用8片RAM进行64KRAM的外部储存器扩展，如图2-1所示。该CPU共有16根地址线，8根数据线，在设计中，利用CPU的作为访问控制信号，该访问控制信号低电平有效。另外，作为读写命令信号（高电平为读，低电平为写）。8片8Kx8译码器的输出相连，译码器的地址选择端连接到CPU的A13，A14，A15地址线上。
根据上图所示，写出RAM0，RAM1和RAM7的地址范围(请用16进制进行表示)。 RAM0：____(1)____ RAM1：____(2)____ RAM7：____(3)____ 若CPU操作的地址总线为A800H，结合图2-1所示的示意图，CPU访问的是哪个RAM存储器____(4)____。 (1)0000H-1FFFH (2)2000H-3FFFH (3)E000H-FFFFH (4)RAM5
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8为位数据线:提供8微数据15条地址线：提供32K地址单元,2^15=32K再加上读写控制1条最少24条；如果不加读写控制线,则最少23条.
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扫描下载二维码FPGA中ram的类型和读写时序
一、FPGA 中ram的分类：
&&&&&&&&&&&&
&&&&&&&&FPGA上的RAM一般分为三类：单口RAM、简单双口RAM、真双口RAM。
&&&&&&&&单口RAM：一条数据线和一条地址线，不能同时读写；
&&&&&&&&简单双口RAM：一条地址线和一条数据线，能够同时读写不同地址的数据，读写同一个地址的数据时会冲突；
&&&&&&&&真双口RAM：两条地址线和两条数据线，能够同时对同一地址的数据进行读写。
&二、ram的读写时序
图1. ram读写时序
&&&&&&&&存储时，ram的存储是在写时钟的上升沿到来时完成的，因此要在写时钟的上升沿到来时，数据跟写地址都已经是个稳定的状态，这样才能保证数据的正确存储。
&&&&&&&&&读数据时，ram的读取是在读时钟的上升沿到来时完成的，因此要在读时钟的上升沿到来时，读地址必须处于稳定的状态，这样才能保证读到的数是相应地址内的数据，数据在读时钟的上升沿到来后输出。
&&&&&&&&&对于ram的数据输出，对于一个地址上的数据会在读下一个地址的数据时才输出到数据线上，相当于数据的真正输出延时读时钟一个时钟，如图1所示。
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关注微信公众号[实用新型]数据总线宽度不相等的双口RAM读写与仲裁控制器有效
申请号：CN.5
申请/专利权人：;
公开/公告号：CNU
发明/设计人：;;;;;;
公开/公告日：
主分类号：
搜索关键词：
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于广西科技大学鹿山学院;广西科技大学，未经广西科技大学鹿山学院;广西科技大学许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【】
【摘要】：
一种数据总线宽度不相等的双口RAM读写与仲裁控制器，包括双口RAM、A读写端口控制模块、A读写端口低n位与B读写端口仲裁模块和A读写端口高n位与B读写端口仲裁模块；应用FPGA设计该控制器硬连接电路，分为n位A读写端口和2n位B读写端口；A读写端口控制模块分时两次完成2n位数据的访问，提高A读写端口的读写速度，减小了电路规模；A读写端口低n位与B读写端口读写仲裁模块和A读写端口高n位与B读写端口读写仲裁模块设置A读写端口为高优先级，两个读写端口地址值相等时，A读写端口低n位正在执行读或写操作，发送忙信号BusyB_1，A读写端口执行高n位的读或写操作，发送忙信号BusyB_2，提高了仲裁性能。
【主权项】：
一种数据总线宽度不相等的双口RAM读写与仲裁控制器，其特征在于：该控制器包括双口RAM（Ⅰ）、A读写端口控制模块（Ⅱ）、A读写端口低n位与B读写端口仲裁模块（Ⅲ）和A读写端口高n位与B读写端口仲裁模块（Ⅳ）； 所述数据总线宽度不相等的双口RAM读写与仲裁控制器具有n位A读写端口和2n位B读写端口，n位A读写端口以下称为A读写端口，2n位B读写端口称为B读写端口；A读写端口与n位系统的总线连接，B读写端口与2n位系统的总线连接；所述双口RAM（Ⅰ）分别与A读写端口控制模块（Ⅱ）、A读写端口低n位与B读写端口仲裁模块（Ⅲ）和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；所述A读写端口控制模块（Ⅱ）还和A读写端口低n位与B读写端口仲裁模块（Ⅲ）和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；所述A读写端口低n位与B读写端口仲裁模块（Ⅲ）还和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；所述双口RAM（Ⅰ）包括低n位双口RAM（1）和高n位双口RAM（2），双口RAM（Ⅰ）具有A端口和B端口；A读写端口分时两次完成所述双口RAM（Ⅰ）的A端口的1个存储单元的2n位数据的读或写，先低n位数据的读或写，后高n位数据的读或写；B读写端口一次完成所述双口RAM（Ⅰ）的B端口的1个存储单元的2n位数据的读或写；所述低n位双口RAM（1）的A端口写信号WRA_1输入端和A读写端口低n位与B读写端口仲裁模块（Ⅲ）连接；A端口读信号RDA_1输入端和A读写端口低n位与B读写端口仲裁模块（Ⅲ）连接；低n位双口RAM（1）的片选使能信号CA1输入端与A读写端口控制模块（Ⅱ）连接；低n位DBA数据端与A读写端口控制模块（Ⅱ）连接；ABA[m:1]地址输入端与n位系统地址总线ABA[m:0]的第m根到第1根地址线连接；所述高n位双口RAM（2）的A端口写信号WRA_1输入端和A读写端口低n位与B读写端口仲裁模块（Ⅲ）连接；A端口读信号RDA_1输入端和A读写端口低n位与B读写端口仲裁模块（Ⅲ）连接；高n位双口RAM（2）的片选使能信号CA2输入端与A读写端口控制模块（Ⅱ）连接；高n位DBA数据端与A读写端口控制模块（Ⅱ）连接；ABA[m:1]地址输入端与n位系统地址总线ABA[m:0]的第m根到第1根地址线连接；所述低n位双口RAM（1）的B端口写信号WRB_1输入端和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；B端口读信号RDB_1输入端和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；低n位双口RAM（1）的片选使能信号CB输入端与2n位系统总线片选使能信号CB线连接；低n位DBB[n-1:0]数据端与2n位系统数据总线DBB[2n-1:0]的第n-1根到第0根的DBB[n-1:0]数据线连接；ABB[m-1:0]地址输入端与2n位系统地址总线ABB[m-1:0]连接；所述高n位双口RAM（2）的B端口写信号WRB_1输入端和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；B端口读信号RDB_1输入端和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；高n位双口RAM（2）的片选使能信号CB输入端与2n位系统总线片选使能信号CB线连接；高n位DBB[2n-1:n]数据端与2n位系统数据总线DBB[2n-1:0]的第2n-1根到第n根的DBB[2n-1:n]数据线连接；ABB[m-1:0]地址输入端与2n位系统地址总线ABB[m-1:0]连接；所述A读写端口控制模块（Ⅱ）根据n位系统地址总线的最低位ABA[0]地址线的状态确定是对低n位双口RAM（1）的A端口还是高n位双口RAM（2）的A端口进行读或写操作控制；所述A读写端口低n位与B读写端口仲裁模块（Ⅲ）根据n位系统地址总线ABA[m:1]的地址值和2n位系统地址总线ABB[m-1:0]的地址值是否相等，如果相等，继续进行已在执行的读写操作，封锁待执行的读写操作，并发送忙信号；如果相等且A读写端口低n位与B读写端口的读或写信号同时发生或A读写端口低n位正在执行读或写操作，则A读写端口低n位执行读写操作，封锁B读写端口的读写操作，并发送B读写端口忙信号BusyB_11；如果相等且B读写端口正在执行读或写操作，则B读写端口低n位执行读写操作，封锁A读写端口的读写操作，并发送A读写端口忙信号BusyA；所述A读写端口高n位与B读写端口仲裁模块（Ⅳ）在n位系统地址总线ABA[m:1]的地址值和2n位系统地址总线ABB[m-1:0]的地址值相等时，A读写端口高n位读或写信号有效时，执行A读写端口高n位的读写操作，封锁B读写端口的读写操作，发送B读写端口忙信号BusyB_1和B读写端口忙信号BusyB_2；所述A读写端口低n位与B读写端口仲裁模块（Ⅲ）和A读写端口高n位与B读写端口仲裁模块（Ⅳ）对A读写端口和B读写端口对同一存储单元的读操作不进行仲裁；上述m、n的取值范围是：n为8、16、32或64，m为2的任意整数的幂次方。
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