一个存储容量为256×8位的rom,其地址应为多少位_百度知道
一个存储容量为256×8位的rom,其地址应为多少位
我有更好的答案
容量=字数*位数，字数=2^地址码，256是2的8次方，所以地址为8位。望采纳。
采纳率：47%
为您推荐：
其他类似问题
存储容量的相关知识
换一换
回答问题，赢新手礼包
个人、企业类
违法有害信息,请在下方选择后提交
色情、暴力
我们会通过消息、邮箱等方式尽快将举报结果通知您。SRAM芯片6264存储容量为8K×8
时间： 8:21:26
第6章&&&&第6章：半导体存储器及其接口教学重点?芯片SRAM和EPROM 2764 SRAM、EPROM与CPU的连接?&&&&第6章：6.1.1存储器几种分类按构成存储器的器件和存储介质分类 半导体存储器 磁盘和磁带等磁表面存储器 光电存储器 按存取方式分类 随机存储器RAM (Random Access Memory) 只读存储器ROM（Read-Only Memory） 串行访问存储器(Serial Access Storage) 按在计算机中的作用分类 主存储器(内存) 辅助存储器(外存) 高速缓冲存储器&&&&第6章：6.1.2多层存储结构主要解决容量、速度、价格间的矛盾， 建立起多层存储结构。 一个金字塔结构的多层存储体系充分体 现出容量和速度关系微机系统中存储器采用分级体系结构的根本目的是 为了协调速度、容量、成本三者之间的矛盾。&&&&四级结构寄存器 ＋ Cache ＋ 主存 ＋ 辅存CPU内部高 速电子线路 (如触发器)一级：在CPU内部 二级：在CPU外部 一般为静态随 机存储器SRAM。 磁盘、磁带、 光盘等只有主存（内存）占 用CPU的地址空间一般用动态随机存储器DRAM存放临 时数据，而用闪速存储器FLASH存放 固化的程序和数据（即固件fireware） 其中：cache-主存结构解决高速度与低成本的矛盾； 主存-辅存结构利用虚拟存储器解决大容量与低成本的矛盾；&&&&第6章：6.1.2多层存储结构概念CPUCACHE主存（内存）辅存（外存）&&&&第6章：6.1.3 半导体存储器的分类按制造工艺双极型：速度快、集成度低、功耗大 MOS型：速度慢、集成度高、功耗低按使用属性随机存取存储器RAM：可读可写、断电丢失 只读存储器ROM：正常只读、断电不丢失详细分类，请看图示&&&&第6章：图6.1 半导体存储器的分类 静态RAM（SRAM） 随机存取存储器 （RAM） 半导体 存储器 只读存储器 （ROM） 动态RAM（DRAM） 非易失RAM（NVRAM） 掩膜式ROM 一次性可编程ROM（PROM） 紫外线擦除可编程ROM（EPROM） 电擦除可编程ROM（EEPROM） 详细展开，注意对比&&&&第6章：⑴读写存储器RAMSRAM组成单元 触发器速度 集成度 快 低应用 小容量系统DRAM极间电容慢慢高低大容量系统小容量非易失NVRAM 带微型电池&&&&第6章：⑵只读存储器ROM掩膜ROM：信息制作在芯片中，不可更改 PROM：允许一次编程，此后不可更改 EPROM：用紫外光擦除，擦除后可编程； 并允许用户多次擦除和编程 EEPROM （ E2PROM ）：采用加电方法在 线进行擦除和编程，也可多次擦写 Flash Memory（闪存）：能够快速擦写的 EEPROM，但只能按块（Block）擦除&&&&主要性能指标存储容量：存储器所能记忆信息的多少即存储器所包含记忆单元 的总位数称为存储容量。 ? 存取速度 从CPU给出有效的存储地址到存储器给出有效数据所需 的时间 功耗 功耗反映了存储器耗电的多少，同时也相应地反映了 发热程度（温度会限制集成度的提高）。 可靠性 以平均无故障时间（ MTBF ）来衡量。平均无故障时间 可以理解为两次故障之间的平均时间间隔 。 性能/价格比 衡量存储器的经济性能，它是存储容量、存取速度、 可靠性、价格等的一个综合指标&&&&第6章：6.1.4半导体存储器芯片的结构① 存储体存储器芯片的主要部分，用来存储信息地 地 读 数 ② 地址译码电路 址 址 写 据 存储体 寄 译 电 寄 根据输入的地址编码来选中芯片内某个特 存 码 路 存 DB AB 定的存储单元 器 器③ 片选和读写控制逻辑选中存储芯片，控制读写操作控制电路OE WE CS图6－1&&&&第6章：①存储体每个存储单元具有一个唯一的地址，可存 储1位（位片结构）或多位（字片结构）二 进制数据 存储容量与地址、数据线个数有关： 芯片的存储容量 ＝存储单元数×存储单元的位数＝2M×N M：芯片的地址线根数 N：芯片的数据线根数示例&&&&练习 1 ： INTEL 2764 和 INTEL 27128 是两种 常用的EPROM，每一存储芯片的存储容量 分别标记为 8K*8 和 16K*8 ，那么它们的片 内寻址线分别为 和 根。若这两个芯 片的存储空间的首址分别置于 A0000H 和 C0000H，那么它们的末址分别为 H 和 H。 练 习 2 ： 某 存 贮 器 的 容 量 为 4K 字 节 ， 则 CPU至少应提供( )根地址线才能对所有存 贮单元进行寻址。&&&&第6章：②地址译码电路 接收来自CPU的N位地址，经译码后产生2n个地址选择信号0A5 A4 A3 A2 A1 A0 1 译 码 器 630 存储单元A2 A1 A064个单元行 译 码1 64个单元 7 0 1 列译码 A3A4A5 7单译码双译码图5－2&&&&第6章：③片选和读写控制逻辑片选端CS*或CE*有效时，可以对该芯片进行读写操作输出OE*控制读操作。有效时，芯片内数据输出 该控制端对应系统的读控制线写WE*控制写操作。有效时，数据进入芯片中 该控制端对应系统的写控制线&&&&第6章：6.2.1 静态RAM (Static RAM)SRAM的基本存储单元是触发器电路 每个基本存储单元存储二进制数一位 许多个基本存储单元形成行列存储矩阵 SRAM一般采用“字结构”存储矩阵：每个存储单元存放多位（4、8、16等） 每个存储单元具有一个地址常用的SRAM芯片有2114（1K×4）、2142（1K×4）、6116 （2K×8）、6232（4K×8）、6264（8K×8）、和62256 （32K×8）等。 SRAM 2114SRAM 6264&&&&是一种2048×8位的高速静态 CMOS随机存取存 储器，其基本特征是： （1）高速度存取时间为 100?ns/120?ns/150?ns/200?ns （分别以 6116— —10、6116——12、16—20为标志。（2）低功耗运行时为150?mW，空载时为100?mW。（3）与TTL兼容。 （4）管脚引出与标准的2K×8b的芯片（例如2716芯 片）兼容。 （5）完全静态——无需时钟脉冲与定时选通脉冲。&&&&SRAM 6116的引脚&&&&SRAM 6116 的 工 作 方 式片选信号、写允许信号和输出允许信号的 组合控制SRAM 6116芯片的工作方式&&&&SRAM 6116的内部功能框图静态RAM的结构2K*8 16Kbit&&&&第6章：SRAM芯片2114存储容量为个引脚：10根地址线A9～A0 4根数据线I/O4～I/O1 片选CS* 读写WE*A6A5 A412 318 17 16 15 14VccA7A8 A9 I/O1 I/O2 I/O3 I/O4 WE*A3A0 A145 CS* GND78 910功能&&&&第6章：SRAM芯片6264存储容量为8K×8 28个引脚：13根地址线A12～A0 8根数据线D7～D0 片选CS1*、CS2 读写WE*、OE*功能NC A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND1 2 3 4 5 6 7 8 9 10 11 12 13
25 24 23 22 21 20 19 18 17 16 15+5V WE* CS2 A8 A9 A11 OE* A10 CS1* D7 D6 D5 D4 D3&&&&第 6章：动态 6.2.2 DRAM (Dynamic RAM) 6.2.2 RAMDRAM的特点（1）DRAM芯片的结构特点 DRAM 与 SRAM 一样，都是由许多基本存储元电路按 行、列排列组成二维存储矩阵 DRAM 芯片都设计成位结构形式，即每个存储单元 只有一位数据位，一个芯片上含有若干字 。如 4K×1 位 ， 8K×1 位 ， 16K×1 位 ， 64K×1 位 或 256K×1位等 DRAM芯片集成度高，存储容量大，因而要求地址 线引脚数量多 DRAM芯片常将地址输入信号分成两 组，采用两路复用锁存方式，即分两次把地址送 入芯片内部锁存起来，以减少引脚数量。&&&&DRAM的特点（2）DRAM的刷新 刷新就是不断地每隔一定时间（一般每隔2ms） 对 DRAM 的所有单元进行读出，经读出放大器放 大后再重新写入原电路中，以维持电容上的电 荷，进而使所存信息保持不变 对 DRAM 的刷新是按行进行的，每刷新一次的时 间称为刷新周期。从上一次对整个存储器刷新 结束到下一次对整个存储器全部刷新一遍所用 的时间间隔称为最大的刷新时间间隔，一般为 2ms。&&&&典型的动态RAM芯片为了降低芯片的功耗，保证足够的集成度， 减少芯片对外封装引脚数目和便于刷新控 制， DRAM 芯片都设计成位结构形式，即 每个存储单元只有一位数据位一个芯片上含有若干字，如 4K×1 位， 8K×1 位，16K×1位， 64K×1位或256K×1位等。 存储体的这一结构形式是 DRAM 芯片的结构特 点之一。&&&&DRAM——Intel 2164Intel 2164是64K×1位的DRAM芯片， 基本特征： （ 1 ） 存 取 时 间 为 150?ns/200?ns （ 分 别 以 64A-20为标志）。 （ 2 ）低功耗，工作时最大为 275?mW ，维持时 最大为27.5?mW。 （3）每2?ms需刷新一遍，每次刷新 512个存储 单元，2?ms内需有128个刷新周期。&&&&Intel 2164A的引脚动态RAM动态RAM的位数都是1位； 动态 RAM 的地址 引脚只是实 际地址线的一半。 为保证地址正确读入，有行、 列 地 址 控 制 输 入 CAS 和 RAS ， 控制输入有效时，分别读入一 半地址。 2164是64K×1位RAM。2&&&&6.2.3 只读存储器ROMROM的分类和特点：掩摸ROM，用掩摸改变MOS管的连接，也就是 改变芯片存储的信息。适于成批生产。 可编程 ROM，即PROM。可以现场写入信息， 但只能写入一次。 可擦除可改写的EPROM。可多次擦除，多次改 写。有用紫外线擦除的 UVEPROM 和用电擦除 改写的EEPROM，或称E2PROM。&&&&第6章：6.2.3. ROM1、掩摸ROM生产厂家根据用户需要在 ROM 的制作阶段，通过 “掩膜”工序将信息做到芯片里，适合于批量生产 和使用。 掩膜ROM制成后，用户不能修改。&&&&2、 EPROM顶部开有一个圆形的石英窗口，用于紫外 线透过擦除原有信息 一般使用专门的编程器（烧写器）编程 编程后，应该贴上不透光封条 出厂未编程前，每个基本存储单元都是信 息 “1” 编程就是将某些单元写入信息0EPROM 2716 EPROM 2764&&&&2、 EPROM目 前 典 型 的 EPROM 芯 片 有 Intel 2716 （ 2K×8 ） 、 2732 （ 4K×8 ） 、 2764 （ 8K×8 ） 、 27128 （ 16K×8 ） 、 27256 （32K×8）、27512（64K×8）等。EPROM 2716 EPROM 2764&&&&EPROM芯片2716存储容量为2K×8 24个引脚：11根地址线A10～A0 8根数据线DO7～DO0 片选/编程CE*/PGM 读写OE* 编程电压VPPA7 A6 A5 A4 A3 A2 A1 A0 DO0 DO1 DO2 Vss1 2 3 4 5 6 7 8 9 10 11
21 20 19 18 17 16 15 14 13功能VDD A8 A9 VPP OE* A10 CE*/PGM DO7 DO6 DO5 DO4 DO3&&&&第6章：EPROM芯片2764存储容量为8K×8 28个引脚：13根地址线A12～A0 8根数据线D7～D0 片选CE* 编程PGM* 读写OE* 编程电压VPP功能Vpp A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND1 2 3 4 5 6 7 8 9 10 11 12 13
25 24 23 22 21 20 19 18 17 16 15Vcc PGM* NC A8 A9 A11 OE* A10 CE* D7 D6 D5 D4 D3&&&&第6章：3、 E2PROM/EEPROM? E2PROM 的典型芯片有 2K×8的 Intel 、 A和8K×8的2864A。 ?芯片特性?工作方式&&&&（1）．芯片特性（8K×8的2864A ）R/B A12 A7 A6 A5 A4 A3 A2 A1 A0 I/O0 I/O1 I/O2 GND1 2 3 4 5 6 7 8 9 10 11 12 13
25 Intel 24
21 20 19 18 17 16 15Vcc WE VSS A8 A9 A11 OE A10 OE I/O7 I/O6 I/O5 I/O4 I/O3符号 A12～A0 I/O7~I/O0CE名称 地址线 数据输入/ 输出线功能说明 输入 双向，读出时为输出，写入/ 擦除时为输入片选和电 源控制线写入允许 控制线 数据输出 允许线 ＋5V输入，控制数据输入输出线的电平状态和时序状态控 制2864A的操作 控制数据读出 电源WEOEVCCR/ B准备就绪/ 忙状态线用来向CPU提供状态信号&&&&(2) 工作方式引脚信号 /工作方式读出 维持 写入 字节擦除CE OE WE0 1 0 0 × 1 1 × 0R/ B高阻 高阻 低数据线功能输出 高阻 输入字节写入前自动擦除Intel 2864A E2PROM的工作方式&&&&第6章 6.3 存储器系统设计? 存储器系统设计步骤：? 首先应该确定整机存储容量，再根据需要确定选用存储芯 片的类型和数量 ? 划分RAM、ROM区，画出地址分配图 ? 根据地址分配图确定译码方法 ? 最后选用合适器件，画出译码电路图。&&&&6.3 存储器系统设计? 存储器芯片的选择：? 根据存储器的容量和芯片的容量决定需要存储器芯片的数 目： T=总容量/单片容量 注意：总容量是存储器单元数×8 如：64KB存储器需要2164（64K×1位）： (64K×8) / (64K×1)=8片 ? 根据需要选择静态或动态RAM&&&&6.3 主存储器设计? 存储器地址分配? 对于8086CPU存储器地址和外设地址可以分开考虑。但对 有些CPU，必须将存储器和外设的地址统一考虑。 ? 8086的低端存储区(0FFH)是用作中断地址表，不 能用作一般的程序区。 ? 8086的高端(FFFF0H)是复位后的程序入口，使用时必须要 注意。&&&&第6章：6.4 半导体存储器与CPU的连接这是本章的重点内容 SRAM、EPROM与CPU的连接 译码方法同样适合I/O端口&&&&第6章：6.4.1 存储芯片与CPU的连接1. 存储芯片的数据线 2. 存储芯片的地址线 3. 存储芯片的片选端 4. 存储芯片的读写控制线&&&&第6章：1. 存储芯片数据线的处理若芯片的数据线正好8根：一次可从芯片中访问到8位数据 全部数据线与系统的8位数据总线相连若芯片的数据线不足8根：一次不能从一个芯片中访问到8位数据 利用多个芯片扩充数据位 这个扩充方式简称“位扩充”演示&&&&第6章：位扩充演示A9～A0多个位扩充的存储芯片的数据线 A9～A0 2114 CE 连接于系统数据总线的不同位数 片选 （2） A ～ A 9 0 其它连接都一样 2114 I/O4～I/O1 CE 这些芯片应被看作是一个整体 （1） I/O4～I/O1 常被称为“芯片组”D7～D4D3～D0图5－3&&&&存储芯片的位扩展用64K×1bit的芯片扩展实现64KB存储器⑦ 64K*1 ⑥ 64K*1 I/O ⑤ 64K*1 I/O ④ 64K*1 I/O ③ 64K*1 I/O ② 64K*1 I/O ① 64K*1 I/O 64K*1 I/O I/O ⑧A0 ~ A15R/WA0 ~ A15 R/W CS D0 … D7等效为D0 ~ D764K*8CS进行位扩展时，模块中所有芯片的地址线和控制线互连形成整个 模块的地址线和控制线，而各芯片的数据线并列（位线扩展）形 成整个模块的数据线（8bit宽度）。&&&&第6章：2. 存储芯片的读写控制芯片OE*与系统的读命令线相连当芯片被选中、且读命令有效时， 存储芯片将开放并驱动数据到总线芯片WE*与系统的写命令线相连当芯片被选中、且写命令有效时， 允许总线数据写入存储芯片&&&&第6章：3. 存储芯片地址线的连接芯片的地址线通常应全部与系统的低位 地址总线相连 寻址时，这部分地址的译码是在存储芯 片内完成的，我们称为“片内译码”&&&&第6章：片内译码A9 ~ A0
全1存储芯片 范围（16进制) 000H 001H 002H … 3FDH 3FEH 3FFH&&&&第6章：4. 存储芯片片选端的译码存储系统常需利用多个存储芯片扩充容量， 也就是扩充了主存储器地址范围 这种扩充简称为“地址扩充”或“字扩充” 进行“地址扩充”，需要利用存储芯片的 片选端对多个存储芯片（组）进行寻址 这个寻址方法，主要通过将存储芯片的片 选端与系统的高位地址线相关联来实现演示&&&&第6章：地址扩充（字扩充）A19～A10译 码 器
CE 片选端 1K×8 （2） A9～A0 D7～D0 CE1K×8 （1） A9～A0 D7～D0A9～A0 D7～D0图5－4&&&&存储芯片的字扩展用8K×8bit的芯片扩展实现64KB存储器A15 A14 A13 CS A0 ~ A12 R/W D0 ~ D7 Y7 3-8 译 码 Y1 器 Y0 …… … ⑧ ⑦ 64K*1 ⑥ 64K*1 ⑤ D0~7 64K*1 D ④ 0~7 64K*1 ③ D0~7 64K*1 D0~7 ② 64K*1 CS1 64K*1 ① D0~7 8K*8 D D0~7 D0~7 0~7A0 ~ A15 等效为 D0 ~ D7R/W64K*8CS进行字扩展时，模块中所有芯片的地址线、控制线和数据 线互连形成整个模块的低位地址线、控制线和数据线 ， CPU的 高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择 线 —— 片选线 。&&&&存储芯片的字、位同时扩展用16K×4bit的芯片扩展实现64KB存储器A15 A14 CS A0~ A132－ 4 译码器16K*4 16K*4 16K*4 16K*4 16K*4 16K*4 16K*4 16K*4R/WD0 ~D3 D4~ D7 A0 ~ A15 等效为 D0 ~ D7 R/W首先对 芯片分组进 行位扩展， 以实现按字 节编址； 其次设 计个芯片组 的片选进行 字扩展，以 满足容量要 求；64K*8CS&&&&练习：一个具有14位地址8位数据线的存储器，能 存储多少字节数据，若由8k×4的芯片组成， 共需多少芯片？&&&&第6章：片选端常有效A19 A18 A17 A16 A15 A14～A0? ? ? ? ?? ? ? ?全0～全1令芯片（组）的片选端常有效 CE 不与系统的高位地址线发生联系 27256 EPROM 芯片（组）总处在被选中的状态 虽简单易行、但无法再进行地址 A14～A0 扩充，会出现“地址重复” D7～D0× 表示任意（0或1均可）&&&&第6章：地址重复地址重复：一个存储单元具有多个存储地址 原因：有些高位地址线没有用、可任意 使用地址：出现地址重复时，常选取其中既 好用、又不冲突的一个“可用地址” 例如：00000H ~ 07FFFH 选取一个可用地址的原则：高位地址全为0高位地址译码才更好&&&&第6章：⑴译码和译码器译码（ Decode) ：将某个特定的“编码输入” 翻译为唯一“有效输出”的过程 译码电路可以使用门电路组合逻辑 译码电路更多的是采用集成译码器常用的2:4译码器： 74LS139 常用的3:8译码器： 74LS138 常用的4:16译码器：74LS154&&&&门电路译码举例例：试分析图中存储器所占的地址范围示意图&&&&存储器地址分析示意图微处理器80888位数据总线D7～D0 20个地址总线A19～A032K×8结构的SRAM8位数据总线D7～D0 15个地址总线A14～A0微处理器A19～A15＝00001存储器片选有效 地址范围：08000H～0FFFFH&&&&第6章：⑵全译码全译码：所有的系统地址线均参与对存储 单元的译码寻址，包括片内译码：低位地址线对芯片内各存储单元的 译码寻址 片选译码：高位地址线对存储芯片的译码寻址采用全译码，每个存储单元的地址都是唯 一的，不存在地址重复 译码电路可能比较复杂、连线也较多示例&&&&8088系统 BUS 8088系统 BUS SRAM 6264 D0～D7 D0～D7 SRAM 6264D0～D7D0～D7A0· ·A0A0· ·A0A 12 MEMW·A 12 WEA 12 MEMW·A 12 WE MEMR2+5VCS OE2+5V MEMR A 19 A 18 A 17 A 16 A 15 A 14 A 13 ＆1 1CS OEG1 CS 1 A 19 G 2B Y7 ＆CS 1A 18 A 17 A 16 A 15 A 14 A 13≥1G 2AC B A 74LS138A19 A18 A17 A16 A15 A14 A131 1≥1CS 1图5－5&&&&全译码法 全译码法是指将地址总线中除片内地址以外的全部高位地 址接到译码器的输入端参与译码。 采用全译码法，每个存储单元的地址都是唯一的，不存在 地址重叠，但译码电路较复杂，连线也较多。 全译码法可以提供对全部存储空间的寻址能力。当存储器 容量小于可寻址的存储空间时，可从译码器输出线中选出 连续的几根作为片选控制，多余的令其空闲，以便需要时 扩充。&&&&第6章：⑶部分译码部分译码：只有部分（一般是高位）地址 线参与对存储芯片的译码 每个存储单元将对应多个地址（地址重 复），需要选取一个可用地址 可简化译码电路的设计 但系统的部分地址空间将被浪费示例&&&&从图中，该 6264 芯片被映射 到了以下内存空间中： AE000H～AFFFFH BE000H～BFFFFH EE000H～EFFFFH FE000H～FFFFFH 即 该 6264 芯 片 共 占 据 了 4 个 8KB 的内存空间 . 而 6264 芯片 本身只有 8KB 的存储容量！ 为什么会出现这种情况呢？ 其原因就在于图中的高位地 址译码并没有利用地址总线 上的全部地址信号，而只利 用了其中的一部分.8088系统 BUS D0SRAM A0 A12 MEMW MEMR A19 A17 A15 A14 A13~· · ·+5V D7 A0 A12 WE CS2 OE CS1＆图6－6&&&&第6章：⑷线选译码线选译码：只用少数几根高位地址线进行芯 片的译码，且每根负责选中一个芯片（组） 虽构成简单，但地址空间严重浪费 必然会出现地址重复（一个存储单元对应多 个存储地址） 一个存储地址会对应多个存储单元 多个存储单元共用的存储地址不应使用示例&&&&线选法存储器译码电路8086 CPU A16~A19 A15 A14 A13A12CEA11~A0CEA11~A0CE A11~A02732 #3CE A11~A0~A02 #2OE D7~D0 RD D 7 ~D 0OE D7~D0OE D7~D0OE D7~D0&&&&主存储器设计四片存储器芯片的地址分别是：ⅠⅡⅢ ⅣA15 A14 A13 A12 A11 ……… A0 1 1 1 0 0 …… 0 1 …… 1 1 1 0 1 0 …… 0 1 …… 1 1 0 1 1 0 …… 0 1 …… 1 0 1 1 1 0 …… 0 1 …… 1芯片地址 E000H ~ EFFFH D000H ~ DFFFHB000H ~ BFFFH 7000H ~ 7FFFH&&&&如在上例图中，若只将Al9接在上，则这片 6264 芯 片 将 占 据 00000H ～ 7FFFFH 共 512KB 的地址空间。这种只用一条高位地 址线进行选片的连接方法称为线性选择， 这种地址译码方法一般仅在系统中只使用 1-2个存储芯片时可考虑使用。&&&&第6章：片选端译码小结存储芯片的片选控制端可以被看作是一根 最高位地址线 在系统中，主要与地址发生联系：包括地 址空间的选择（例如接系统的 IO/M*信号） 和高位地址的译码选择（与系统的高位地 址线相关联） 对一些存储芯片通过片选无效可关闭内部 的输出驱动机制，起到降低功耗的作用&&&&16位存储结构示意图对称的两个存储体（Bank）所构成 偶存储体（A0＝0）对 应 所 有 的 偶 地 址 单 元 （ 0 、 2 、 4、……FFFEH） 接微处理器低8位数据总线D7～D0奇存储体（BHE*＝0）对 应 所 有 的 奇 地 址 单 元 （ 1 、 3 、 5、……FFFFH） 接微处理器高8位数据总线D15～D8两个存储器芯片的片选端连接在一起&&&&地址对齐（Align）高位地址A19～A17＝111，片选信号有效 低位地址A16～A1＝0...0，那么：A0＝0(地址E0000H)，BHE*＝0，访问16位数据 A0＝0(地址E0000H)，BHE*＝1，访问低8位数据 A0＝1(地址E0001H)，BHE*＝0，访问高8位数据 A0＝1，BHE*＝1，无效的数据访问组合8086存储器按16位数据宽度组织支持8位和16位数据访问 偶地址开始的16位访问可以一次完成 奇地址开始的16位访问需要两次操作地址对齐：16位数据以偶地址开始&&&&64位存储结构示意图Pentium 采用 64 位数据总线和 32 位地址总 线 没有地址A2，A1和A0 8个字节允许信号区别8个8位存储体 支持64/32/16/8位数据读写 地址对齐能够一次完成读写64位数据对齐模8地址 32位数据对齐模4地址 16位数据对齐偶地址&&&&PC机最低1MB主存示意图系统RAM区地址最低端的640KB空间 由DOS进行管理 常规主存显示RAM区128KB主存空间保留给显示缓冲存储区 显示RAM区并没有被完全使用扩展ROM区I/O接口电路卡上的ROM上位主存区UMA系统ROM区ROM-BIOS程序&&&&第6章：6.4.2 存储芯片与CPU的配合存储芯片与 CPU 总线的连接，还有两 个很重要的问题： CPU的总线负载能力CPU 能否带动总线上包括存储器在内的 连接器件？存储芯片与CPU总线时序的配合CPU能否与存储器的存取速度相配合？&&&&第6章：1. 总线驱动CPU的总线驱动能力有限 单向传送的地址和控制总线，可采用三态 锁存器和三态单向驱动器等来加以锁存和 驱动 双向传送的数据总线，可以采用三态双向 驱动器来加以驱动&&&&第6章：2. 时序配合分析存储器的存取速度是否满足 CPU总线时序的要求 如果不能满足：考虑更换存储芯片 总线周期中插入等待状态TW 时序配合是连接中的难点&&&&第6章：6.4.3 存储器连接设计举例 一.静态RAM的连接&&&&第6章：存储器连接设计例1：译码电路设计8088系统BUS 寻址范围：(A19~A0) D06264 SRAM D0D0 ~ D7数据线 A0 ~ A12地址线 OE读允许 WE写允许 CS1 = 0 CS2 = 1 6264选中工作~D7A0 A1最 式大 方D7A0 A1~….A12MEMR MEMW A15 A16 A19….0 0 0A12 OE WE&OCS1CS2+5V图6－9... ...74LS30 八输入与非门做译码电路&&&&静态RAM的连接例 2: 用存储器芯片 SRAM 6l16 构成一个 4KB 的存储 器。要求其地址范围在78000H~78FFFH之间 .图6－10是6116芯片的外部引线图。由芯片 的地址线和数据线的根数可以很容易地看 出， 6116 为 2K×8bit 的存储芯片。因此， 要构成一个 4KB的存储器，则需要两片 6116 芯片。&&&&选用 74LSl38 作为地址译码器，采用全地址 译码方式，使两片 61l6 具有唯一的地址范围。 图中，用 74LS138 和一些门电路构成地址译 码器，对地址线高 9位（A11～A19）进行译 码。将信号组合后接到 138 译码器的使能端， 保证了仅在对存储器进行读写操作时， 138 译码器才能工作。&&&&D0 ～ D7D0 ～ D78088系统 BUSA0 A10 MEMW· · ·A0 A10 R/W OESRAM 6116MEMRA7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND 1 2 3 4 5 6 7 8 9 10 11 12CS24 23 22 21 20 19 18 17 16 15 14 13VCC A8 A9 R/W OE A10 CS D7 D6 D5 D4 D3D0 ～ D7D0 ～ D 7A0A10 MEMW MEMR· · ·A0A10 R/W OE G1 Y0CS图6－10A19 A14 A18 A17 A16 A15 A13 A12 A11≥1G2B G2A LS138 C B A＆Y1&&&&【例6--3】用8256存储器芯片构 成1MB的存储器。 所需存储芯片数量为: 1024KB/256KB=4片， 4片8256的地址范围分别为： 00000H～3FFFFH 40000H～7FFFFH 80000H～BFFFFH C0000H～FFFFFHNC A16 A14 A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 G ND1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
29 28 27 26 25 24 23 22 21 20 19 18 17VCC A15 A17 WE A13 A8 A9 A11 OE A10 CS D7 D6 D5 D4 D3&&&&MSM8256芯片有18根地址线，只有两根高 位地址信号A19和A18可以用于片选译码， 因此将LS138的输入端C直接接低电平，而 使 另 外 两 个 输 入 端 A 和 B 分 别 接 到 A18 和 A19，这两路高位地址信号的 4种不同的组 和分别选中4片8256。图6.11画出了存储器 与系统的连接图。其中的两片 8256 只画出 了选片信号 CS它们的其它的引线同另外两 芯片一样，并连接在系统总线上。&&&&8088系统 BUS D0 ～ D7 A0 A17 MEMW MEMR D0 ～ D7 A0 A17 MEMW MEMRMSM 8256 D0 ～ D7 A0 A17 WE OE CS CS MSM 8256· · ·· · ·D0 ～ D7 A0 A17 WE OE G1 G2B G2A LS138 B A C Y0 Y1 Y2 Y3MSM 8256CSCS& &A19 A18图6－11&&&&【例 6--4】用 64K×8位的 SRAM芯片构成容量为 128KB 的存储器。 解：芯片容量为 64KB ，构成容量为 128KB 的存储器 需要 128KB/64KB=2 片。线路连接图中两片芯片的地 址范围分别为：20000H～2FFFFH和30000H～3FFFFH。&&&&图6－12&&&&二．EPROM连接及应用EPROM (Erasable Programmable Read Only Memory)是一种可擦除可编程的只读存储器。擦除 时，用紫外线照射芯片上的窗口，即可清除存储的 内容。擦除后的芯片可以使用专门的编程写入器对 其重新编程（写入新的内容）。存储在 EPROM 中 内容能够长期保存达几十年之久，而且掉电后其内 容也不会丢失。&&&&EPROM是一块8K×8bit的EPR0M芯片，它的引线与 的SRAM芯片6264是兼容的。这给使用者带来很大方便。因为在软件调试过程中， 程序经常需要修改，此时可将程序先放在6264中，读写修 改都很方便。调试成功后，将程序固化在2764中，由于它 与6264的引脚兼容，所以可以把2764直接插在原6264 的插座上。这样，程序就不会由于断电而丢失。&&&&例6-5：分析图6－13中2764芯片的地址范围 因为SRAM在引脚上是兼容的，所以 在与系统的连接使用上可按与 RAM芯片相同的 方法来进行电路设计。只是在读方式下，编程 脉冲输入端及编程电压 VPP 端都接在 +5V 电源 VCC 上。图 6-13 是 2764 芯片与 8088 总线的连 接图。&&&&EPROM2764的连接及其应用2764芯片的地址范围为70000H～71FFFH。D0 D72764D0~LS138 MEMR A 19 A 18 A 17 A 16 A 15 A 14 A 131~· · ·A0 A1 A 12 MEMRA0 A1 A 12 OE CE图6－13D7+5VG G2A G2B C B A Y0vcc vppPGM GN C&&&&&例6-6：将一片98C64A接到系统总线上，使其地 址范围在 3E000H ～ 3FFFFH 之间。并编程序将 芯片的所有存储单元写入66H。 解：电路连接如图6.12所示。忙闲端的状态通过 一个接口电路送到 CPU 数据总线的 D0 ， CPU 读 入该状态以判断一个写周期是否结束。状态接口 地址为02E0H。图6.12 98C64A与系统的连接 分别用延时等待的方式和查询端状态的方式向芯 片的所有单元写入66H。 程序1：用延时等待方式&&&&D0系 统 总 线 信 号D0 D7 A0 A1 A12 WE OE CEA19 A18 A17 A16 A15 A14 A13 D0~A12 MEMW MEMR1 1~· · ·D7 A0 A1· · ·＆READ/BUSY10 k Ω +5V 接口地址图6－12&&&&程序1：用延时等待方式 START： MOV AX，3E00H MOV DS，AX ；段地址送（DS） MOV SI，0000H ；第一个单元的偏移地址送（SI） MOV CX，2000H ；芯片的存储单元个数送（CX） AGAIN：MOV AL，66H MOV [SI]，AL ；写入一个字节 CALL TDELAY20MS ；调用延时子程序，延时20ms INC SI ；下一个存储单元地址 LOOP AGAIN ；若未写完则再写下一个字节 HLT&&&&程序2： 用查询端状态的方式 START：MOV AX，3E00H MOV DS，AX ；段地址送（DS） MOV SI，0000H ；第一个单元的偏移地址送（SI） MOV CX，2000H ；芯片的存储单元个数送（CX） MOV BL，66H ；要写入的数据送（BL） AGAIN：MOV DX，02E0H ；状态接口地址送（DX） WAIT1： IN AL，DX ；从接口读入端的状态 TEST AL，01H ；可以写入吗？ JZ WAIT1 ；若为低电平（表示忙）则等待 MOV [SI]，BL ；否则，写入一个字节 INC SI ；下一个存储单元地址 LOOP AGAIN ；若未写完则再写下一个字节 HLT&&&&6-7 综合例题如图6-13是某一8088系统的存储器连接图，试确定 其中各芯片的地址空间。A17 IO/M A19 A18 A16 A15 A14 A13? ? A0 A12? ? A0 CE2 CE1 1#6264 WE OE D7? ? D0 A12? ? A0 CE2 CE1 2#6264 WE OE D7? ? D0 A13? ? A0 CE 27128 OE D7? ? D0 G1 G2A ≥1 G2B C Y4 B A 74LS138 Y0 1 ≥1 ≥1A13VccVccD 7? ? D0 WR RD&&&&综合例题 解： （1）27128是ROM ，没有WR，Y0 ＝0选中该片； 该片14条地址线， 其基本地址00 00 ~11 11； 高6位： A19A18 ＝00； A17 ＝1； A16A15 A14＝000； 所以27128地址范围：00
~11 D 7? ? D0 WR RD A17 IO/M A19 A18 A16 A15 A14 A13? ? A0 A12? ? A0 CE2 CE1 # 1 6264 WE OE D7? ? D0 A12? ? A0 CE2 CE1 # 2 6264 WE OE D7? ? D0 A13? ? A0 CE 27128 OE D7? ? D0 G1 Y0 G2A ≥1 G2B C Y4 B A 74LS138 1 ≥1 ≥1A13VccVcc即20000H~23FFFH&&&&综合例题 解： （2）6264是SRAM，13条地址线，用2片， 基本地址0 00~1 11； 1＃6264的高7位： A13＝0 且Y4＝0有效选中此片，IO/M 则A16A15 A14＝100； A A A19A18 ＝00； A A A17 ＝1； A19 18 16 15 14A17G1 G2A ≥1 G2BY0 1 ≥1 ≥11＃6264地址范围： A ??A13C Y4 B A 74LS 00 0000 ~ 11 Vcc即30000H~31FFFHD 7? ? D0 WR RDA12? ? A0 CE2 CE1 1#6264 WE OE D7? ? D0VccA12? ? A0 CE2 CE1 2#6264 WE OE D7? ? D0A13? ? A0 CE 27128 OE D7? ? D0&&&&综合例题 解： （2）6264是SRAM，13条地址线，用2片， 基本地址0 00~1 11； 2 ＃6264的高7位： A13＝1 且Y4＝0有效选中此片， 则A16A15 A14＝100； A19A18 ＝00； A17 ＝1；A17 IO/M A19 A18 A16 A15 A14 A13? ? A0 G1 G2A ≥1 G2B C Y4 B A 74LS138 Y0 1 ≥1 ≥1A132＃6264地址范围：00
~VccA12? ? A0 CE2 CE1 1#6264 WE OE D7? ? D0VccA12? ? A0 CE2 CE1 2#6264 WE OE D7? ? D0A13? ? A0 CE 27128 OE D7? ? D0即32000H~33FFFHD 7? ? D0 WR RD&&&&6-9 例综合例题：用2扩展8088系统的存储器，要求EPROM 的起始地址为C0000H，RAM紧随其后，用74LS138进行 全译码。 （1）画出计算机的存储器连接图 （2）写出各存储器芯片的地址范围。8088系统是 8 位数据总线 8086系统是16位数据总线扩展存储器有区别IBM-PC/XT(8088)扩展槽上相关的总线信号为： 地址总线：A19～A0 数据总线：D7～D0 控制总线：MEMR和MEMW&&&&分析：1、6都是32K*8位的芯片，32K=215， 片内有15条地址线和8条数据线。 2、用A19~A0中的A14~A0连在芯片上，A19~A15通过 74LS138产生片选信号。 3、C0000H的A19~A15是11000时应该选中27256， 要求62256芯片地址紧接在27256芯片之后，则 应该是11001时选中62256。 4、A14~A0直接连接在芯片地址引脚上，D7~D0连在 芯片数据引脚上。&&&&分析：5、EPROM的OE引脚连在控制总线的MEMR， SRAM的OE引脚连在控制总线的MEMR， SRAM的WE引脚连在控制总线的MEMW。Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 27256.CE 62256.CEA19 A18 A17 A16 A15G1 G2A G2B C B A74LS138&&&&A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 MEMW MEMR74LS138 G1 Y0 G2A Y1 G2B Y2 Y3 C Y4 Y5 B Y6 A Y7DB A14 CS A13 D7 A12 D6 A11 D5 A10 A9 IC1 D4 D3 A8 D2 A7 D1 A6 D0 A5 A4 A3 A2 6 WE OE AB D7 D6 D5 D4 D3 D2 D1 D0 A14 CS A13 D7 A12 D6 A11 D5 A10 A9 IC0 D4 D3 A8 D2 A7 D1 A6 D0 A5 A4 A3 A2 2 OE D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0&&&&第6章：教学要求1. 了解各类半导体存储器的应用特点 2. 熟悉半导体存储器芯片的结构 3. 熟悉SRAM和EPROM的引脚功能 4. 掌握存储芯片与CPU连接的方法，特别是 片选端的处理&&&&位扩展构成的存储器系统的每个单元中的内容被存 储在不同的存储器芯片上。例如：用2片4K×4位 的存储器芯片经位扩构成4KB的存储器中，每个 单元中的8位二进制数被分别存在两个芯片上，即 一个芯片存该单元内容的高4位，另一个芯片存该 单元内容的低4位。 位扩展的电路连接方法是：将每个存储芯片的地 址线和控制线（包括选片信号线、读/写信号线等） 全部并连在一起，而将它们的数据线分别引出连 接至数据总线的不同位上。&&&&字扩展的电路连接方法是： 将每个芯片的地址信号、数据信号和 读 /写信号等控制信号线按信号名称全部并 连在一起，只将选片端分别引出到地址译 码器的不同输出端，即用片选信号来区别 各个芯片的地址。&&&&存储器容量的扩展可以分为3步： 1.选择合适的芯片； 2.根据要求将芯片“多片并连”进行位扩 展，设计出满足字长要求的“存储模 块”； 3. 对“存储模块”进行字扩展，构成符 合要求的存储器。&&&&位扩展、字扩展、位字扩展若用2114（1K ×4 bit）组成 1K内存（1K×8 bit） D2 D3D0 D1 D4 D5 D6 D7D0 D1 D2 D3
D1 D2 D3 2114 A0位扩展A9CS WRA9保证两片同时选中 一次读写一个字节 (用两片2114组成一个 基本内存单元,字节)...译码电路 A0 A12...0 1. 若用6264(8K×8bit)组成 16 K内存A0字扩展6264 8K保证两片的地址连续, 若第一片: 0H ~ 1FFFH 第二片:2000H ~ 3FFFH 共 16 K......D0 ~ D7D0 ~ D7&&&&.若用 4K×1bit的DRAM组成16K内存D0 D1 D7位字扩展…………..8片CS1 WR/RD1 组(4K×8bit)…………..8片CS2 WR/RD2 组(4K×8bit)…………..CS3 WR/RD8片3 组(4K×8bit)…………..CS4 WR/RD8片4 组(4K×8bit)