总是学不会FPGA的功耗是怎么回事？这篇文章告诉你
在项目设计初期，基于硬件电源模块的设计考虑，对FPGA设计中的功耗估计是必不可少的。笔者经历过一个项目，整个系统的功耗达到了100w，而单片FPGA的功耗估计得到为20w左右，有点过高了，功耗过高则会造成发热量增大，温度高最常见的问题就是系统重启，另外对FPGA内部的时序也不利，导致可靠性下降。其它硬件电路的功耗是固定的，只有FPGA的功耗有优化的余地，因此硬件团队则极力要求笔者所在的FPGA团队尽量多做些低功耗设计。笔者项目经历尚浅，还是第一次正视功耗这码事儿，由于项目时间比较紧，而且xilinx方面也比较重视这个项目，因此当时有xilinx的工程师过来对我们做了些培训，并且专门请了美国总部的专家过来与我们协同进行设计功耗估计，还是比较给力的。
以下是笔者在这比较短的时间内学习到的一些关于功耗估计和如何进行低功耗设计的知识：
1.功耗分析
整个FPGA设计的总功耗由三部分功耗组成：1. 芯片静态功耗；2. 设计静态功耗；3. 设计动态功耗。
（1） 芯片静态功耗：FPGA在上电后还未配置时，主要由晶体管的泄露电流所消耗的功耗（2）设计静态功耗：当FPGA配置完成后，当设计还未启动时，需要维持I/O的静态电流，时钟管理和其它部分电路的静态功耗；（3）设计动态功耗：FPGA内设计正常启动后，设计的功耗；这部分功耗的多少主要取决于芯片所用电平，以及FPGA内部逻辑和布线资源的占用；
显而易见，前两部分的功耗取决于FPGA芯片及硬件设计本身，很难有较大的改善。可以优化是第3部分功耗：设计动态功耗，而且这部分功耗占总功耗的90%左右，因此所以降低设计动态功耗是降低整个系统功耗的关键因素。上面也提到过功耗较大会使FPGA发热量升高，那有没有一个定量的分析呢？答案当然是有，如下式：
Tjmax > &JA * PD + TA
其中Tjmax表示FPGA芯片的最高结温（maximum junction temperature）；&JA表示FPGA与周围大气环境的结区热阻抗（Junction to ambient thermal resistance），单位是&C/W；PD表示FPGA总功耗（power dissipation），单位是W；TA表示周围环境温度。
以XC7K410T-2FFG900I系列芯片为例，&JA = 8.2&C/W，在TA = 55&C的环境中，想要结温Tjmax不超过100&C的情况下，可以推算FPGA的总功耗：PD < (Tjmax & TA)/&JA=(100 - 55)/8.2=5.488W，之前估算的20W与之相差太远，因此优化是必不可少的：
1) 降低&JA：热阻抗取决于芯片与环境的热传导效率，可通过加散热片或者风扇减小热阻抗
2) 减小PD：通过优化FPGA设计，降低总功耗，这也是本文重点讲解的部分。
2. 功耗估计
在讲解低功耗设计之前，介绍一下xilinx的功耗估计工具XPE(Xilinx Power Estimator)，XPE主要是在项目初期，处于系统设计，RTL代码并未完善阶段功耗估计时使用。大家可以在xilinx官网上下载到：http://www.xilinx.com/power，它是一个基于EXCEL的工具，如图2所示，功能做的十分丰富，感叹EXCEL也未免太强大了吧。
在设计完成综合实现后，则可以使用vivado自带的功耗分析工具进行精确计算功耗。打开综合实现后的设计，点击report power即可得到功耗分析的结果，如图3，4所示。
3. 低功耗设计
关于FPGA低功耗设计，可从两方面着手：1）. 算法优化；2）. FPGA资源使用效率优化。
1) 算法优化
算法优化可分为两个层次说明：实现结构和实现方法
首先肯定需要设计一种最优化的算法实现结构，设计一种最优化的结构，使资源占用达到最少，当然功耗也能降到最低，但是还需要保证性能，是FPGA设计在面积和速度上都能兼顾。比如在选择采用流水线结构还是状态机结构时，流水线结构同一时间所有的状态都在持续工作，而状态机结构只有一个状态是使能的，显而易见流水线结构的功耗更多，但其数据吞吐率和系统性能更优，因此需要合理选其一，使系统能在面积和速度之间得到平衡；
另一个层面是具体的实现方法，设计中所有吸收功耗的信号当中，时钟是罪魁祸首。虽然时钟可能运行在?100?MHz，但从该时钟派生出的信号却通常运行在主时钟频率的较小分量（通常为12%～15%）。此外，时钟的扇出一般也比较高。这两个因素显示，为了降低功耗，应当认真研究时钟。?首先，如果设计的某个部分可以处于非活动状态，则可以考虑禁止时钟树翻转，而不是使用时钟使能。时钟使能将阻止寄存器不必要的翻转，但时钟树仍然会翻转，消耗功率。其次，隔离时钟以使用最少数量的信号区。不使用的时钟树信号区不会翻转，从而减轻该时钟网络的负载。
2) 资源使用效率优化
资源使用效率优化是介绍一些在使用FPGA内部的一些资源如BRAM，DSP48E1时，可以优化功耗的方法。FPGA动态功耗主要体现为存储器、内部逻辑、时钟、I/O消耗的功耗。
其中存储器是功耗大户，如xilinx FPGA中的存储器单元Block RAM，因此在这边主要介绍对BRAM的一些功耗优化方法。
如图5中实例，虽然BRAM只使用了7%，但是其功耗0.601W占了总设计的42%，因此优化BRAM的功耗能有效地减小FPGA的动态功耗。
下面介绍一下优化BRAM功耗的方法：
a) 使用&NO CHANGE&模式：在BRAM配置成True Dual Port时，需要选择端口的操作模式：&Write First&，&Read First& or &NO CHANGE&，避免读操作和写操作产生冲突，如图6所示；其中&NO CHANGE&表示BRAM不添加额外的逻辑防止读写冲突，因此能减少功耗，但是设计者需要保证程序运行时不会发生读写冲突。
图5中的功耗是设置成&Write First&时的，图7中是设置成&NO CHANGE&后的功耗，BRAM的功耗从0.614W降到了0.599W，因为只使用了7%的BRAM，如果设计中使用了大量的BRAM，效果能更加明显。
b) 控制&EN&信号：BRAM的端口中有clock enable信号，如图8所示，在端口设置中可以将其使能，模块例化时将其与读/写信号连接在一起，如此优化可以使BRAM在没有读/写操作时停止工作，节省不必要的功耗。
如图9所示为控制&EN&信号优化后的功耗情况，BRAM功耗降到了0.589W
c) 拼深度：当设计中使用了大量的存储器时，需要多块BRAM拼接而成，如需要深度32K，宽度32-bit，32K32Bit的存储量，但是单块BRAM如何配置是个问题？7 series FPGA中是36Kb 的BRAM，其中一般使用32Kb容量，因此可以配置成32K1-bit或者1K*32-bit，多块BRAM拼接时，前者是&拼宽度&（见图10），后者是&拼深度&（见图11）。两种结构在工作时，&拼宽度&结构所有的BRAM需要同时进行读写操作；而&拼深度&结构只需要其中一块BRAM进行读写，因此在需要低功耗的情况下采用&拼深度&结构
注：&拼深度&结构需要额外的数据选择逻辑，增加了逻辑层数，为了降低功耗即牺牲了面积又牺牲了性能。
原文标题：FPGA功耗的那些事儿
文章出处：【微信号：gh_bee81f890fc1，微信公众号：面包板社区】欢迎添加关注！文章转载请注明出处。
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技术之间在静止功耗方面存在显著差异， EDA中国门户网站5ghp;u#b y6_c　　 然而，在静止功耗随工艺技术缩小而增加的同时，动态功耗却随之减小，这是由于较小的工艺有着更低的电压和电容。考虑好哪种功耗对你的设计影响更大——待机（静止）功耗还是动态功耗。 　　 除通用切片逻辑单元外，所有Xilinx器件都具有专门逻辑。其形式有块 RAM、18×18 乘法器、DSP48 块、SRL16s，以及其他逻辑。这不仅在于专门逻辑具有更高的性能，还在于它们具有更低的密度，因而对于相同的操作可以消耗较少的功率。评估您的器件选项时，请考虑专门逻辑的类型和数量。　　 选择适当的 I/O 标准也可以节省功耗。这些都是简单的决定，如选择最低的驱动强度或较低的电压标准。当系统速度要求使用高功率 I/O 标准时，计划一个缺省状态以降低功耗。有的 I/O 标准（如 GTL/+）需要使用一个上拉电阻才能正常工作。因此如果该 I/O 的缺省状态为高电平而不是低电平，就可以节省通过该终接电阻的直流功耗。对于 GTL+，将50Ω终接电阻的适当缺省状态设置为 1.5V，可使每个 I/O 节省功耗 30 mA。 数据使能 EDA中国门户网站 BlK2XLYc]N　　 当总线上的数据与寄存器相关时，经常使用片选或时钟使能逻辑来控制寄存器的使能。进一步来说，尽早对该逻辑进行“数据使能”，以阻止数据总线与时钟使能寄存器组合逻辑之间不必要的转换，如图 1 所示。红色波形表示原设计；绿色波形表示修改后的设计。 /M$i}(T9}skycanny&EDA中国门户网站-el3h`t$r?　　 另一种选择是在电路板上而不是在芯片上进行这种“数据使能”。以尽可能减小处理器时钟周期。此概念是使用 CPLD 从处理器卸载简单任务，以便使其更长时间地处于待机模式。　　 让我们来看一个在状态 7 和状态 8 之间频繁进行状态转换的状态机。如果您为该状态机选择二进制编码，将意味着对于每次状态 7 和状态 8 之间的状态转换，将有四位需要改变状态，如表 1 所示。如果状态机采用格雷码而不是二进制码来设计，则这两个状态之间的转移所需的逻辑转换的数量将降至仅一位。另外，如果将状态 7 和 8 分别编码为 0010 和 0011，也可以达到同样的效果。 时钟管理 　　 在一个设计的所有吸收功耗的信号当中，时钟是罪魁祸首。虽然一个时钟可能运行在 100 MHz，但从该时钟派生出的信号却通常运行在主时钟频率的较小分量（通常为 12% ~ 15%）。此外，时钟的扇出一般也比较高——这两个因素显示，为了降低功耗，应当认真研究时钟。 　　 如果设计的某个部分可以处于非活动状态，则可以考虑使用一个 BUFG-MUX 来禁止时钟树翻转，而不是使用时钟使能。时钟使能将阻止寄存器进行不必要的翻转，但时钟树仍然会翻转，消耗功率。不过采用时钟使能总比什么措施也没有强。 　　 隔离时钟以使用最少数量的信号区。不使用的时钟树信号区不会翻转，从而降低该时钟网络的负载。仔细布局可以在不影响实际设计的情况下达到此目标。 　　 对
显然也可以使用同一概念。虽然
不一定拥有待机模式，但使用一个 CPLD 中途栏截总线数据并有选择地将数据馈送到
也可以省去不必要的输入转换。　　 CoolRunner-II CPLD 包含一种称为“数据门控”的功能，可以禁止引脚上的逻辑转换到达 CPLD 的内部逻辑。该数据门控使能可通过片上逻辑或引脚来控制。 状态机设计 　　 根据预测的下一状态条件列举状态机，并选择常态之间转换位较少的状态值。这样，您就能够尽可能减少状态机网络的转换量（频率）。确定常态转换和选择适当的状态值，是降低功耗且对设计影响较小的一种简单方法。编码形式越简单（一位有效编码或格雷码），使用的解码逻辑也会越少。 　功耗估算工具 　　 赛灵思提供了两种形式的功耗估算工具：一种叫做 Web Power Tools 的设计前工具和一种叫做 Xpower 的设计后工具。Web Power Tools 可通过 www.xilinx.com/cn/power 获得，它提供了根据逻辑利用率大概估计做出的功耗估算。利用它，您可以仅凭设计利用率估计就能获得功耗评估，而无需实际设计文件。 EDA中国门户网站g7S&j8E-V#G*g　　 XPower 是一种设计后工具，用于分析实际器件利用率，并结合实际的适配后 (post-fit) 仿真数据（VCD 文件格式），给出实际功耗数据。利用 Xpower，您可以在完全不接触芯片的情况下分析设计改变对总功耗的影响。 基于 Web 的功耗工具 　　 基于 Web 的功耗估计是在设计流程的早期获得器件功耗情况的最快捷和最方便的方法。这些工具每个季度都会发布新版本，因此信息总是最新的，且不需要安装或下载，只需要拥有互联网连接和 Web 浏览器即可。您可以指定设计参数并保存和加载设计设置，免去了通过交互使用重新输入设计参数的麻烦。只要有对设计行为的估计并选定目标器件即可开始。 H:QC BU&Gq2R-iskycannyXpower：集成的设计专用功耗分析 　　 Xpower 是所有 Xilinx ISE设计工具的一个免费组件，您可以利用它对您的基于设计的功耗需求进行详细得多的估计。XPower 是在映射或布局和布线后设计的基础上对器件功耗进行估计的。 　　 对于成熟的投产的
和 CPLD，XPower 计算出的功耗估计的平均设计批量误差 (suite error) 小于 10%。它将把器件数据与您的设计文件结合起来综合考虑，并按照您的专门设计信息给出估计器件功耗的高精度报告。 　　 XPower直接集成在 ISE 软件中，可提供层次化的详细的功耗显示、详细的总结报告和功耗向导，即使是新用户也可轻易上手。XPower 可接受仿真的设计活动数据，并可以 GUI 模式和批处理模式运行。 　　 XPower 将考虑设计中的每个网络和逻辑元素。ISE 设计文件提供准确的资源使用情况；XPower 交叉参考布线信息以及特性化电容数据。于是物理资源针对电容进行特性化。设计特性化将对新器件持续进行，以给出最精确的结果。Xpower 使用了网络翻转速率和输出负载。然后 XPower 计算功耗和结温，还可以显示单个网络的功耗数据。 &结论 　　 对更便宜和更简单的热管理以及与前沿
不断提高的功耗需求相匹配的电源的不断增长的需求，将低功耗设计的概念提升到一个全新的高度。赛灵思最新器件 Virtex-4
提供了 90 nm 工艺技术的高性能，却避免了预想中静态功耗的显著增大。使用赛灵思功耗估算工具并遵循低功耗设计考虑事项，满足您的功耗目标将比以往任何时候都更加容易。
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