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晶体管单级放大电路实验报告
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画出CMOS电路的晶体管级电路图，实现Y=A*B＋C（D＋E)。（仕兰微电子）
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提问人：匿名网友
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画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子）请帮忙给出正确答案和分析，谢谢！
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135、利用4选1实现F(x,y,z)=xz+yz’。（未知）236、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）337、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon笔试）438、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）
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确认密码：本次实验包括单级放大电路、长尾式差动放大电路、负反馈放大电路以及阶梯波发生器电路四个实验，通过这些实验熟悉Multisim软件的使用，包括电路图编辑、虚拟仪器仪表的使用和掌握常见电路分析方法，运用Multisim软件对模拟电路进行设计和性能分析，掌握EDA设计的基本方法和步骤，熟练掌握有关单级放大电路和晶体管特性等有关知识，并应用相关知识来分析电路，求解相应的数据，做到理论实际相结合，加深对知识的理解。 的翻译是：This times experimental including single level zoom circuit, and long tail type difference dynamic zoom circuit, and negative feedback zoom circuit and stepped wave generator circuit four a experimental, through these experimental familiar Multisim software of using, including circuit diagram Edit,
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本次实验包括单级放大电路、长尾式差动放大电路、负反馈放大电路以及阶梯波发生器电路四个实验，通过这些实验熟悉Multisim软件的使用，包括电路图编辑、虚拟仪器仪表的使用和掌握常见电路分析方法，运用Multisim软件对模拟电路进行设计和性能分析，掌握EDA设计的基本方法和步骤，熟练掌握有关单级放大电路和晶体管特性等有关知识，并应用相关知识来分析电路，求解相应的数据，做到理论实际相结合，加深对知识的理解。
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The experiments include single-stage amplifier circuit, the long tail-type differential amplifier circuit, negative feedback amplifier circuit and step-wave generator circuit of the four experiments, these experiments through the use of familiar Multisim software, including schematic editor, and the
This times experimental including single level zoom circuit, and long tail type difference dynamic zoom circuit, and negative feedback zoom circuit and stepped wave generator circuit four a experimental, through these experimental familiar Multisim software of using, including circuit diagram Edit,
This times experimental including single level zoom circuit, and long tail type difference dynamic zoom circuit, and negative feedback zoom circuit and stepped wave generator circuit four a experimental, through these experimental familiar Multisim software of using, including circuit diagram Edit,
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This experiment including the single-step amplification electric circuit, the long tail type differential motion enlargement electric circuit, the negative feedback amplification electric circuit as well as the step wave generator electric circuit four experiments, through these experimental familia
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四位计算机的原理及其实现
你是否想过，计算机为什么会加减乘除？或者更直接一点，计算机的原理到底是什么？
有一篇详细的教程，讲解了如何自己动手，制作一台四位计算机。从中可以看到，二进制、数理逻辑、电子学怎样融合在一起，构成了现代计算机的基础。
一、什么是二进制？
首先，从最简单的讲起。
计算机内部采用二进制，每一个数位只有两种可能"0"和"1"，运算规则是"逢二进一"。举例来说，有两个位A和B，它们相加的结果只可能有四种。
这张表就叫做"真值表"（truth table），其中的sum表示"和位"，carry表示"进位"。如果A和B都是0，和就是0，因此"和位"和"进位"都是0；如果A和B有一个为1，另一个为0，和就是1，不需要进位；如果A和B都是1，和就是10，因此"和位"为0，"进位"为1。
二、逻辑门（Logic Gate）
布尔运算（Boolean operation）的规则，可以套用在二进制加法上。布尔运算有三个基本运算符：AND，OR，NOT，又称"与门"、"或门"、"非门"，合称"逻辑门"。它们的运算规则是：
　　AND：如果( A=1 AND B=1 )，则输出结果为1。
　　OR：如果( A=1 OR B=1 )，则输出结果为1。
　　NOT：如果( A=1 )，则输出结果为0。
两个输入（A和B）都为1，AND（与门）就输出1；只要有任意一个输入（A或B）为1，OR（或门）就输出1；NOT（非门）的作用，则是输出一个输入值的相反值。它们的图形表示如下：
三、真值表的逻辑门表示
现在把"真值表"的运算规则，改写为逻辑门的形式。
先看sum（和位），我们需要的是这样一种逻辑：当两个输入不相同时，输出为1，因此运算符应该是OR；当两个输入相同时，输出为0，这可以用两组AND和NOT的组合实现。最后的逻辑组合图如下：
再看carry（进位）。它比较简单，两个输入A和B都为1就输出1，否则就输出0，因此用一个AND运算符就行了。
现在把sum和carry组合起来，就能得到整张真值表了。这被称为"半加器"（half-adder），因为它只考虑了单独两个位的相加，没有考虑可能还存在低位进上来的位。
四、扩展的真值表和全加器
如果把低位进上来的位，当做第三个输入（input），也就是说，除了两个输入值A和B以外，还存在一个输入（input）的carry，那么问题就变成了如何在三个输入的情况下，得到输出（output）的sum（和位）和carry（进位）。
这时，真值表被扩展成下面的形式：
如果你理解了半加器的设计思路，就不难把它扩展到新的真值表，这就是"全加器"（full-adder）了。
五、全加器的串联
多个全加器串联起来，就能进行二进制的多位运算了。
先把全加器简写成方块形式，注明三个输入（A、B、Cin）和两个输出（S和Cout）。
然后，将四个全加器串联起来，就得到了四位加法器的逻辑图。
六、逻辑门的晶体管实现
下一步，就是用晶体管做出逻辑门的电路。
先看NOT。晶体管的基极（Base）作为输入，集电极（collector）作为输出，发射极（emitter）接地。当输入为1（高电平），电流流向发射极，因此输出为0；当输入为0（低电平），电流从集电极流出，因此输出为1。
接着是AND。这需要两个晶体管，只有当两个基极的输入都为1（高电平），电流才会流向输出端，得到1。
最后是OR。这也需要两个晶体管，只要两个基极中有一个为1（高电平），电流就会流向输出端，得到1。
七、全加器的电路
将三种逻辑门的晶体管实现，代入全加器的设计图，就可以画出电路图了。
（点击看）
按照电路图，用晶体管和电路板组装出全加器的集成电路。
左边的三根黄线，分别代表三个输入A、B、Cin；右边的两根绿线，分别代表输出S和Cout。
八、制作计算机
将四块全加器的电路串联起来，就是一台货真价实的四位晶体管计算机了，可以计算之间的加法。
电路板的下方有两组各四个开关，标注着"A"和"B"，代表两个输入数。从上图可以看到，A组开关是"上下上上"，代表1011（11）；B组开关是"上下下下"，代表1000（8）。它们的相加结果用五个LED灯表示，上图中是"亮暗暗亮亮"，代表10011（19），正是的和。
虽然这个四位计算机非常简陋，但是从中不难体会到现代计算机的原理。
完成上面的四位加法，需要用到88个晶体管。虽然当代处理器包含的晶体管数以亿计，但是本质上都是上面这样简单电路的累加。
学习编程其实就是学高级语言，即那些为人类设计的计算机语言。
去年，比特币暴涨，其他币也像雨后春笋一样冒出来，已经有1000多种了。
比特币（bitcoin）诞生于2008年的一篇论文。
区块链（blockchain）是眼下的大热门，新闻媒体大量报道，宣称它将创造未来。芯片里面几千万的晶体管是怎么弄上去的？
我的图书馆
芯片里面几千万的晶体管是怎么弄上去的？
额 .. 既然被邀请了我就说一下吧: (话说为啥破布大神不在了...)那个… 有不少示意图， 流量党酌情进感谢各位的指正！-------要想造个芯片, 首先, 你得画出来一个长这样的玩意儿给Foundry (外包的晶圆制造公司)(此处担心有版权问题… 毕竟我也是拿别人钱干活的苦逼phd… 就不放全电路图了… 大家看看就好， 望理解！ ）再放大...cool! 我们终于看到一个门电路啦! 这是一个NAND Gate(与非门), 大概是这样: A, B 是输入, Y是输出. 其中蓝色的是金属1层, 绿色是金属2层, 紫色是金属3层, 粉色是金属4层... 那晶体管(更正, 题主的"晶体管" 自199X年以后已经被CMOS, 即场效应管大规模取代了 )呢?仔细看图, 看到里面那些白色的点吗? 那是衬底, 还有一些绿色的边框? 那些是Active Layer (也即掺杂层.)然后Foundry是怎么做的呢? 大体上分为以下几步: 首先搞到一块圆圆的硅晶圆, (就是一大块晶体硅, 打磨的很光滑, 一般是圆的)此处重新排版, 图片按照生产步骤排列. 但是步骤总结单独写出. 1. 湿洗 (用各种试剂保持硅晶圆表面没有杂质)2. 光刻 (用紫外线透过蒙版照射硅晶圆, 被照到的地方就会容易被洗掉, 没被照到的地方就保持原样. 于是就可以在硅晶圆上面刻出想要的图案. 注意, 此时还没有加入杂质, 依然是一个硅晶圆. ) 3. 离子注入 (在硅晶圆不同的位置加入不同的杂质, 不同杂质根据浓度/位置的不同就组成了场效应管.)4.1干蚀刻 (之前用光刻出来的形状有许多其实不是我们需要的,而是为了离子注入而蚀刻的. 现在就要用等离子体把他们洗掉, 或者是一些第一步光刻先不需要刻出来的结构, 这一步进行蚀刻). 4.2湿蚀刻 (进一步洗掉, 但是用的是试剂, 所以叫湿蚀刻).--- 以上步骤完成后, 场效应管就已经被做出来啦~ 但是以上步骤一般都不止做一次, 很可能需要反反复复的做, 以达到要求. ---5 等离子冲洗 (用较弱的等离子束轰击整个芯片)6 热处理, 其中又分为: 6.1 快速热退火 (就是瞬间把整个片子通过大功率灯啥的照到1200摄氏度以上, 然后慢慢地冷却下来, 为了使得注入的离子能更好的被启动以及热氧化)6.2 退火6.3 热氧化 (制造出二氧化硅, 也即场效应管的栅极(gate) )7 化学气相淀积(CVD), 进一步精细处理表面的各种物质8 物理气相淀积 (PVD), 类似, 而且可以给敏感部件加coating9 分子束外延 (MBE) 如果需要长单晶的话就需要这个..10 电镀处理11 化学/机械 表面处理然后芯片就差不多了, 接下来还要: 12 晶圆测试13 晶圆打磨就可以出厂封装了.我们来一步步看: 1上面是氧化层, 下面是衬底(硅) -- 湿洗2 一般来说, 先对整个衬底注入少量(10^10 ~ 10^13 / cm^3) 的P型物质(最外层少一个电子), 作为衬底 -- 离子注入3先加入Photo-resist, 保护住不想被蚀刻的地方 -- 光刻4.上掩膜! (就是那个标注Cr的地方. 中间空的表示没有遮盖, 黑的表示遮住了.) -- 光刻5 紫外线照上去... 下面被照得那一块就被反应了 -- 光刻6.撤去掩膜. -- 光刻7 把暴露出来的氧化层洗掉, 露出硅层(就可以注入离子了) -- 光刻8 把保护层撤去. 这样就得到了一个准备注入的硅片. 这一步会反复在硅片上进行(几十次甚至上百次). -- 光刻9 然后光刻完毕后, 往里面狠狠地插入一块少量(10^14 ~ 10^16 /cm^3) 注入的N型物质就做成了一个N-well (N-井) -- 离子注入10 用干蚀刻把需要P-well的地方也蚀刻出来. 也可以再次使用光刻刻出来. -- 干蚀刻11 上图将P-型半导体上部再次氧化出一层薄薄的二氧化硅. -- 热处理12 用分子束外延处理长出的一层多晶硅， 该层可导电 -- 分子束外延13 进一步的蚀刻, 做出精细的结构. (在退火以及部分CVD) -- 重复3-8光刻 + 湿蚀刻14 再次狠狠地插入大量(10^18 ~ 10^20 / cm^3) 注入的P/N型物质, 此时注意MOSFET已经基本成型. -- 离子注入15 用气相积淀 形成的氮化物层 -- 化学气相积淀16 将氮化物蚀刻出沟道 -- 光刻 + 湿蚀刻17 物理气相积淀长出 金属层 -- 物理气相积淀18 将多余金属层蚀刻. 光刻 + 湿蚀刻重复 17-18 长出每个金属层哦对了... 最开始那个芯片, 大小大约是1.5mm x 0.8mm-----------------------细说一下光刻. 题主问了: 小于头发丝直径的操作会很困难, 所以光刻(比如说100nm)是怎么做的呢? 比如说我们要做一个100nm的门电路(90nm technology), 那么实际上是这样的: 实际制作是4倍(或者以上)的Feature Size的掩膜, 大概400nm. 实际生产中: Feature Size = k*lamda / NAk一般是0.4, 跟制作过程有关; lamda是所用光的波长; NA是从芯片看上去, 放大镜的倍率. 以目前的技术水平, 这个公式已经变了, 因为随着Feature Size减小, 透镜的厚度也是一个问题了Feature Size = k * lamda / NA^2 恩.. 所以其实掩膜可以做的比芯片大一些. 至于具体制作方法, 一般是用高精度计算机探针 + 激光直接刻板. Photomask(掩膜) 的材料选择一般也比硅晶片更加灵活, 可以采用很容易被激光汽化的材料进行制作. Food for Thought: Wikipedia上面关于掩膜的版面给出了这样一幅图, 假设用这样的掩膜最后做出来会是什么形状呢? -----------------------大部分附图, 来自 , 附图的步骤在每幅图的下面标注, 一共18步. 如有错误欢迎指教!最终成型大概长这样:其中, 步骤1-15 属于 前端处理 (FEOL), 也即如何做出场效应管步骤16-18 (加上许许多多的重复) 属于后端处理 (BEOL) , 后端处理主要是用来布线. 最开始那个大芯片里面能看到的基本都是布线! 一般一个高度集中的芯片上几乎看不见底层的硅片, 都会被布线遮挡住. 版权归原网站 (ANAND TECH) 以及原作者所有, 仅供示意参考(实在懒得自己画了..)之前的芯片图来自我自己的设计.---------SOI (Silicon-on-Insulator) 技术: 传统CMOS技术的缺陷在于: 衬底的厚度会影响片上的寄生电容, 间接导致芯片的性能下降. SOI技术主要是将 源极/漏极 和 硅片衬底分开, 以达到(部分)消除寄生电容的目的. 传统: SOI: 制作方法主要有以下几种(主要在于制作硅-二氧化硅-硅的结构, 之后的步骤跟传统工艺基本一致.)1. 高温氧化退火: 在硅表面离子注入一层氧离子层等氧离子渗入硅层, 形成富氧层高温退火成型.或者是2. Wafer Bonding(用两块! )不是要做夹心饼干一样的结构吗? 爷不差钱! 来两块! 来两块! 对硅2进行表面氧化对硅2进行氢离子注入翻面将氢离子层处理成气泡层切割掉多余部分成型! + 再利用--------
，自然的力量超乎寻常
看到排名第一和第二的答案，感觉基本已经涵盖了一个电路从设计走到生产的每一步。但是感觉在细节上还是存在一些问题：1. 当前CPU上的晶体管已经远远不是千万级别的概念，而是数个billion。2. 目前最先进的制程工艺是Intel 刚刚公布的14nm工艺，Fin Pitch小于 50nm，可以说是技术上的一个飞跃了。关于所谓的14nm，实际只能初略的反映工艺的一个技术节点，真正的沟道长度要比14nm要长一些。3. 关于14nm之后的技术，目前理论预测的极限大概在3nm左右。出去开会的时候和一些工业界的大牛们有过一些学习，据说目前11nm已经完成了大规模生产最初阶段的论证，而7nm也基本完成了实验室阶段的研发。感觉5nm，甚至是3nm只是时间上的问题。4. 关于CPU的生产流程，实际只包含Intel的工艺是不完整的。目前技术上有两大阵营，一者是Intel为首的Bulk Si FinFET 技术，一者是IBM为首的 SOI Si 技术，两者技术各有利弊。5. 关于那么多晶体管是怎么弄上去的，实际最本质的还是光刻技术 ,随着特征尺寸的缩小，光刻的重要性已经上升到无法上升的地步了，以至于出现了EUV
和Multiple patterning
等诸多逆天的技术，光这些技术都可以说上很多文字了。5. 半导体产业毋庸置疑是近百年最为激动人心的领域，正是这无数的晶体管一代又一代的更新变革才有了近些年几乎爆炸式的IT 技术进步。6. 之前很难想象那几十亿个晶体管能几乎完全一致并且整齐划一的工作而不出现任何错误，这本身就是一件非常amazing的事情，其实在那小小的CPU背后包含了无数人几十年的心血（Intel在美国的技术研发部门有一万多人，其中有8000多PhD，可想而知其中投入的人力物力之大），于是这个问题就不难理解了。之前因为科研需求，拆过一个AMD的CPU，放在个人主页上，有兴趣可以去看看。------------------------------------------------------------------------------------------------------------鉴于很多朋友表示国内看不到图片，于是放两张照片和大家分享。这是一个Top-down View 的SEM照片，可以非常清晰的看见CPU内部的层状结构，越往下线宽越窄，越靠近器件层。这是某一层互联的SEM结构，可以看到清晰的排线，跨接等结构，如果仔细看，还可以发现下层的互联线金属层。这是CPU的截面视图，可以清晰的看到层状的CPU结构，由上到下有大约10层，其中最下层为器件层，即是MOSFET晶体管。拆解的CPU是AMD的产品，AMD作为IBM阵营的公司，同Intel不同，其采用的是SOI 衬底技术。
，材料&化学博士在读/篮球迷一枚
前方大量图片预警，请非Wifi党留步。。。。。。。简单地说，处理器的制造过程可以大致分为沙子原料(石英)、硅锭、晶圆、光刻(平版印刷)、蚀刻、离子注入、金属沉积、金属层、互连、晶圆测试与切割、核心封装、等级测试、包装上市等诸多步骤，而且每一步里边又包含更多细致的过程。下边就图文结合，一步一步看看：沙子：硅是地壳内第二丰富的元素，而脱氧后的沙子(尤其是石英)最多包含25％的硅元素，以二氧化硅(SiO2)的形式存在，这也是半导体制造产业的基础。硅熔炼：12英寸/300毫米晶圆级，下同。通过多步净化得到可用于半导体制造质量的硅，学名电子级硅(EGS)，平均每一百万个硅原子中最多只有一个杂质原子。此图展示了是如何通过硅净化熔炼得到大晶体的，最后得到的就是硅锭(Ingot)。单晶硅锭：整体基本呈圆柱形，重约100千克，硅纯度99.9999％。第一阶段的合影。硅锭切割：横向切割成圆形的单个硅片，也就是我们常说的晶圆(Wafer)。顺便说，这下知道为什么晶圆都是圆形的了吧？晶圆：切割出的晶圆经过抛光后变得几乎完美无瑕，表面甚至可以当镜子。事实上，Intel自己并不生产这种晶圆，而是从第三方半导体企业那里直接购买成品，然后利用自己的生产线进一步加工，比如现在主流的45nm HKMG(高K金属栅极)。值得一提的是，Intel公司创立之初使用的晶圆尺寸只有2英寸/50毫米。第二阶段合影。光刻胶(Photo Resist)：图中蓝色部分就是在晶圆旋转过程中浇上去的光刻胶液体，类似制作传统胶片的那种。晶圆旋转可以让光刻胶铺的非常薄、非常平。光刻：光刻胶层随后透过掩模(Mask)被曝光在紫外线(UV)之下，变得可溶，期间发生的化学反应类似按下机械相机快门那一刻胶片的变化。掩模上印着预先设计好的电路图案，紫外线透过它照在光刻胶层上，就会形成微处理器的每一层电路图案。一般来说，在晶圆上得到的电路图案是掩模上图案的四分之一。光刻：由此进入50-200纳米尺寸的晶体管级别。一块晶圆上可以切割出数百个处理器，不过从这里开始把视野缩小到其中一个上，展示如何制作晶体管等部件。晶体管相当于开关，控制着电流的方向。现在的晶体管已经如此之小，一个针头上就能放下大约3000万个。第三阶段合影。溶解光刻胶：光刻过程中曝光在紫外线下的光刻胶被溶解掉，清除后留下的图案和掩模上的一致。蚀刻：使用化学物质溶解掉暴露出来的晶圆部分，而剩下的光刻胶保护着不应该蚀刻的部分。清除光刻胶：蚀刻完成后，光刻胶的使命宣告完成，全部清除后就可以看到设计好的电路图案。第四阶段合影。光刻胶：再次浇上光刻胶(蓝色部分)，然后光刻，并洗掉曝光的部分，剩下的光刻胶还是用来保护不会离子注入的那部分材料。离子注入(Ion Implantation)：在真空系统中，用经过加速的、要掺杂的原子的离子照射(注入)固体材料，从而在被注入的区域形成特殊的注入层，并改变这些区域的硅的导电性。经过电场加速后，注入的离子流的速度可以超过30万千米每小时。清除光刻胶：离子注入完成后，光刻胶也被清除，而注入区域(绿色部分)也已掺杂，注入了不同的原子。注意这时候的绿色和之前已经有所不同。第五阶段合影。晶体管就绪：至此，晶体管已经基本完成。在绝缘材(品红色)上蚀刻出三个孔洞，并填充铜，以便和其它晶体管互连。电镀：在晶圆上电镀一层硫酸铜，将铜离子沉淀到晶体管上。铜离子会从正极(阳极)走向负极(阴极)。铜层：电镀完成后，铜离子沉积在晶圆表面，形成一个薄薄的铜层。第六阶段合影。抛光：将多余的铜抛光掉，也就是磨光晶圆表面。金属层：晶体管级别，六个晶体管的组合，大约500纳米。在不同晶体管之间形成复合互连金属层，具体布局取决于相应处理器所需要的不同功能性。芯片表面看起来异常平滑，但事实上可能包含20多层复杂的电路，放大之后可以看到极其复杂的电路网络，形如未来派的多层高速公路系统。第七阶段合影。晶圆测试：内核级别，大约10毫米/0.5英寸。图中是晶圆的局部，正在接受第一次功能性测试，使用参考电路图案和每一块芯片进行对比。晶圆切片(Slicing)：晶圆级别，300毫米/12英寸。将晶圆切割成块，每一块就是一个处理器的内核(Die)。丢弃瑕疵内核：晶圆级别。测试过程中发现的有瑕疵的内核被抛弃，留下完好的准备进入下一步。第八阶段合影。单个内核：内核级别。从晶圆上切割下来的单个内核，这里展示的是Core i7的核心。封装：封装级别，20毫米/1英寸。衬底(基片)、内核、散热片堆叠在一起，就形成了我们看到的处理器的样子。衬底(绿色)相当于一个底座，并为处理器内核提供电气与机械界面，便于与PC系统的其它部分交互。散热片(银色)就是负责内核散热的了。处理器：至此就得到完整的处理器了(这里是一颗Core i7)。这种在世界上最干净的房间里制造出来的最复杂的产品实际上是经过数百个步骤得来的，这里只是展示了其中的一些关键步骤。第九阶段合影。等级测试：最后一次测试，可以鉴别出每一颗处理器的关键特性，比如最高频率、功耗、发热量等，并决定处理器的等级，比如适合做成最高端的Core i7-975 Extreme，还是低端型号Core i7-920。装箱：根据等级测试结果将同样级别的处理器放在一起装运。零售包装：制造、测试完毕的处理器要么批量交付给OEM厂商，要么放在包装盒里进入零售市场。PS：以上是曾经在在驱动之家看到的CPU的制造过程，；感觉过程很有意思，遂现在分享给大家。如果有兴趣的话可以进一步观看视频，。
，如果你拍的不夠好，那是因為你的相機不夠貴
感謝大家的詳細回答，但個人覺得題主好像不關心具體的工藝步驟??那麼，怎麼「弄上去」的呢？簡單的說，不是「弄上去」的，而是在上面「弄出來」的。集成電路芯片和平時看到的綠色電路板不一樣，元件不是一個一個焊上去的，而是直接在硅片上做出來的（也就是大家說到的光刻等一系列工藝）。打個不太恰當的比方，傳統的元件就像是一個一個的燈泡，提前做好、買來，安裝（焊接）在布好線路的燈座（電路板）上就可以用了。而集成電路芯片則是直接在燈座（硅片）上做出一個個完整功能的燈泡——接口，燈絲，玻璃罩等等——然後再加上必要的線路，就構成了完整功能的集成電路。至於怎麼做這麼小——膠片相機大家應該還見過吧？其基本原理就是通過鏡頭把要拍攝的景物投影在一塊很小的底片上。而光刻的過程恰好反過來，先在比實際芯片大得多的一塊「底片」上做出需要蝕刻的電路，然後通過「鏡頭」把電路投影在硅片上，再通過一系列步驟做出完整功能的芯片。這樣，人們只需要製作比例大得多的「底片」，而不需要直接操作硅片本身，就能刻的很細啦。
，IT是门艺术
好吧，我也来凑个热闹。搬运一下视频。尽管以上答主的图文解说已经相当清晰直观，我再贴两个视频，帮助各位童鞋理解一下：
从沙子到芯片，Intel英特尔处理器制作过程
http://v.youku.com/v_show/id_XMjQyMDAyMTUy.html从沙子到芯片，Intel英特尔处理器制作过程
视频直击 CPU是如何被制造出来的
http://v.youku.com/v_show/id_XODE2MDIzNTY4.html视频直击 AMD CPU是如何被制造出来的这两个视频都是4-5年前的了，不过动画演示还是很能说明问题的，技术在革新，原理没太大变化。
，不好意思写，反正不是神
做东西无非是雕或者塑（包括组装）。芯片，简而言之：是雕，是镂刻而非镶嵌。
简单来说，就是：你有一块很光滑的硅片，磨平了。然后往上面涂一层胶水，等胶水凝固了。你在一个一个板子上刻上一些图形，方的，长的，宽的，窄的，按照你的需要。然后这个板子就有些透明，有些不透明了。用光透过这个板子在涂了胶水的硅片上一照，那么板子上有些地方被照到了，有些地方没有。被照到的地方就会起变化，用水（或者什么液体）就可以洗掉，没有照到的地方还留着，这样就把你要的图形从你的板子上转移到了硅片上。然后你用离子竖着去挖这个硅片，胶水被洗掉的地方被挖掉了，胶水没洗掉的地方有胶水挡着，就挖不掉。再把剩下残留的胶水洗掉，你这个硅面上的东西就刻好了。这样，你可以在上涂各种其他的材料，一层又一层。通过这种手段，你设计的图形或者说半导体器件，就在硅片上面做好了。把他们切割好，涂上封装的胶水，就可以去卖钱去了。
，坏人没那么坏 好人没那么好 芸芸众生
i有部纪录片叫从沙子到cpu好像。既然大家抬爱点赞排在前面，那么我想问下，掩膜是如何做出来的呢，在这么小的面积上刻出这么多有空隙的孔 如何做到？
电路其实很大很大，用光照射电路图，投射在半导体上，有光的部分就会被反应掉，剩下的就是需要的线路了。。。。
上述两个答案，已经很全面了，因为从fab的PIE出来，所以从其他方面补充一下（纯描述，无图，自行脑补吧）。目前芯片技术含量最高的，无疑还是电脑芯片跟手机芯片，英特尔的i7处理器里面是已经是几十亿颗晶体管了，远远超过题主说的几千万。将一颗颗比尘埃还小的晶体管，弄上去，是需要一些手段的，嗯，分步骤介绍如下：首先，得有图，以前是图纸，现在是电子图，总之，得事先规划好这些晶体管的布局，电路设计师就是做这些的，另外还有版图设计师、验证的、仿真的等，将复杂无比的电路给具现到一颗颗晶体管上面，然后就可以开始制造了。那么，怎么制造出来呢，答主PIE出身，对这个算是颇为熟悉，所以介绍的仔细一点。从MTK或高通或其他厂家或design house进来的需求到了fab，要生产芯片了，好，fab开始负责接单，首先确认工艺，如果客户行有余力，还会提供技术支持，不过一般都是fab自己搞定。几十亿颗芯片要制造出来，得有一套详细的流程，什么时候用什么机台用什么条件等，fab里叫flow，就是流水线作业，这个在产品进入量产之前，都会有几个版本的flow，调工艺条件，叫recipe。flow好了，就开始生产吧。现在的工艺条件28nm量产是ok的吧，不过国内还不行，技术还达不到，40/45nm的已经ok了，smic在生产了。目前一般的手机芯片生产过程需要涉及到数十台现金机器，数千个step，那么几十个机台对应几千个step，就不可避免的要重复使用，所以就有了重复的步骤，正是这一步步的重复，最终将电路图给实实在在的刻在晶圆上，fab里叫wafer，8寸是主流，12寸是趋势，目前国内有5家12寸厂。从最开始wafer进来检测ok，开始清洗，有时候需要做外延，有时候是外延好的产品，fab里目前的工艺需要做几层oxide、nitride，然后才是流程化的曝光、显影、刻蚀、洗边、填充、研磨等，跟答案一的步骤类似，就不详述了。里面用到的设备都奢侈昂贵，litho区的immersion真是顶天了，ASML的一台机器跟大卡车似的，卖几亿RMB，尼康的相对便宜些，那些可是代表半导体最顶尖的技术，EUV出来至少得再翻几番吧。wafer在出厂之前，要检测WAT啊THK啊角度啊等，看产品需要，然后出给客户，如果客户那边检测ok，后续也没那么多麻烦事了，不然呢就得回头继续改，或者做yield improve，好麻烦的。再补充几句吧，答主以前做logic CMOS的，晶体管都是共用的，55nm摸过的，关键工艺有那么几步：AA、poly、CT、M1，AA、Poly更是将晶体管定义出来了，关键之处不言而喻，后面的CT、metal不过是将这些晶体管连起来的管路而已，特别是metal，都是重复堆叠，相比较而言更考验CMP的能力。做AA、Poly，最考验litho和etch，怎么样曝出来符合要求的尺寸，fab叫CD，是最核心的工艺，一般fab里最顶尖的机台和工程师就是为这个服务的，intel有鱼鳍结构的，后面或者3D晶体管，这个必须大牛才能解释清楚了。占坑，改天继续补充
，No one can hear you lip-sync in space.
终于看到一个自己还算了解的问题，手痒来回答。其他人提到的部分我就不说了，主要来讲讲究竟是怎么刻上去的。下文中的光刻机主要指步进式和扫描式光刻机。1. 首先我们知道，光刻的大致流程是，一个晶圆（wafer）（通常直径为300mm）上涂一层光刻胶，然后光线经过一个已经刻有电路图案（pattern）的掩膜版（mask or reticle）照射到晶圆上，晶圆上的光刻胶部分感光（对应有图案的部分），接着做后续的溶解光刻胶、蚀刻晶圆等处理。然后再涂一层光刻胶，重复上述步骤几十次，以达到所需要求；2. 简化结构请看下图。掩膜版和晶圆各自安装在一个运动平台上（reticle stage and wafer stage）。光刻时，两者运动到规定的位置，光源打开。光线通过掩膜版后，经过透镜，该透镜能够将电路图案缩小至原来的四倍，然后投射到晶圆上，使光刻胶部分感光。3. 一块晶圆上有很多die，每一个die上都刻有相同的电路图案，即一块晶圆可以出产很多芯片。一个die典型的尺寸是26×32mm。光刻机主要有两种，一种叫做stepper，即掩膜版和晶圆上的某一个die运动到位后，光源开、闭，完成一次光刻，然后晶圆运动使得下一个die到位，再进行一次光刻，以此类推。而另一种光刻机叫做scanner，即光线被限制在一条缝的区域内，光刻时，掩膜版和晶圆同时运动，使光线以扫描的方式扫过一个die的区域，从而将电路图案刻在晶圆上（见下图(b)）。scanner比stepper的优势在于，可以提供更大的die的尺寸。其原因在于，对于一个固定尺寸的圆透镜，比如直径32mm的圆（指投射后的区域大小），其允许透过的光线的区域尺寸是受限的。若采用stepper的step-and-expose方式进行光刻，一个die的区域必须能被包含在直径32mm的圆中，因此能获得的最大的die的尺寸为22×22mm；若采用scanner的step-and-scan方式，透镜能够提供的矩形区域长度可以到26mm（26×8mm）甚至更长，将光缝设置为这个尺寸，使用扫描的方式便可以获得26×Lmm的区域（L为扫描长度）。区域示意见下图(a)。同样的透镜在stepper下可以实现更大区域的意义在于，当你需要生产尺寸较大的芯片的时候，换一个更大的透镜的费用是昂贵的。4. Scanner的step-and-scan过程的示意图如下：5. 为了使每层的电路相互之间不发生干涉，需要对上下平台进行精密运动控制。扫描时上下平台应处于匀速运动阶段。目前最小的层叠误差小于2nm（单个机器内）或3nm（不同机器间）。6. 光源的波长一般为365、248、193、157甚至13.5 nm（EUV, Extreme Ultraviolet）。因为光刻过程受到衍射限制，光源波长可越小，能够做出的芯片尺寸越小。7. 在透镜和晶圆之间加入折射率大于1的液体（如水），可以减小光线波长，从而提高NA（数值孔径）和分辨率。这种光刻机叫浸润式（immersion）光刻机。8. 世界上做高端光刻机的厂家主要有ASML、Nikon和Canon。佳能大概已经不行了。Nikon每年开个会叫做LithoVision。参考文献：Butler H. Position control in lithographic equipment [applications of control][J]. Control Systems, IEEE, ): 28-47.
，Big data background developer.
在8寸fab做过一段时间Pie，做的大概一百个纳米左右的工艺。现在的行业模式通常是 design house 负责设计电路图到 layout 的部分，做出来的 layout 也就是一楼的版图，之后交给 fab 做芯片，fab 拿着 layout 去 maskshop 做光罩。光罩相当于一般制造业里面的模具，光罩是分层的，每个不同的芯片产品都需要几十层这样的光罩。fab 里常讲的是四大工艺：薄膜，光刻，蚀刻和扩散。光罩虽然层数多，分一下类也就是做两件事情：要么做蚀刻，要么做扩散。涂好光阻，加光罩曝光，进酸槽清洗，光阻上就留下光罩上的图案了。然后就可以利用这些图案往晶圆表面的薄膜上的特定区域蚀刻图形，或者注入离子。做完后再形成薄膜，涂光阻，曝光，显影，蚀刻或者注入，按照工艺流程走若干次，最后测一下电性没问题那晶圆部分就算完工了，这些晶圆被运到封测厂，注意一片晶圆上可能有上千个同样的芯片，所以封测厂拿到晶圆后需要有一道切割的步骤。之后就是封装，没待过封测厂，封装的工艺不太了解。但芯片成型的最复杂的工艺还是在 fab 里，而最最复杂和重要的一道工艺就是光刻，若要精确到某一层，在百纳米左右的工艺中是 STI（浅沟槽隔离）一层最重要。器件的隔离关系由该层决定，一楼的图中应该可以看到这一层。说到光刻，近几年工艺节点拖在 20nm 下不去的主要原因就是光刻技术突破不了，具体点就是极紫外光刻搞不定。说到底还是设备厂商掐着晶圆制造业的喉咙，晶圆厂太依赖那些比人都贵的设备了，技术全在设备里，而设备都是日本人和荷兰人造的，所以归根结底半导体制造业的技术还是掌握在日本和荷兰手里，从这方面讲，台湾引以为豪的高科技台积联电也不过是些苦力而已，更别谈咱们的 SMIC 了... 而晶圆厂花几十亿上百亿建起来就注定要不断走下坡路的，一个厂今年还在做 CPU，明年也许就做榨汁机芯片了。所以要想在这个行业拿大头，还是得埋头搞技术研发自己的设备才行。
其实原理人们早就找到了，重点是这些年进步了纳米级被的工艺技术。
这个可真是高科技呀!!!
，黑水鬼在向我招手~
按照工艺流程来讲其实都差不多按照集成电路版图一层一层将设计好的管子铺再衬底上.因为特征尺寸很小所以在一块单晶硅上能放下上亿只管子。只不过是管子数目多需要考虑的问题更多.技术更加复杂 。下面举例两个管子的工艺流程 因为管子不论多少.需要的流程是一样的 所以 衬底越大 同样流程生产的管子数目就越多 成本也就越低。衬底制备p衬底 一次氧化光刻n阱 n阱注入 退火 长薄氧 光刻场区 氧化场区 栅氧化 淀积多晶硅 多晶硅n＋掺杂 反刻多晶硅 p＋注入 积淀硼磷 、硅酸盐BPSG 光刻接触孔 蒸镀金属1 反刻金属1 绝缘介质淀积 平整化 光刻通孔 蒸镀金属2 反刻金属2 钝化层淀积 平整化 光刻钝化窗孔 得到如下的样子这些都是需要画集成电路版图来按照工艺制作
，硬件，嵌入式，电子工程，网络
话说那么小，那么点，那些纳米级别的材料，你们见过嘛？总之，人类改造了这个社会，这一点得承认人类的伟大，这些芯片不是一下子就做出来的，都是人类的结晶！～～～～（上面有一个大神已经剖析的很彻底了，真是膜拜m(._.)m）谈到芯片，大学里就是信息学院的，芯片无处不在，最常见的电脑里有芯片吧，手机里，平板里，电视里，遥控器里，内存卡里，sim卡里，电冰箱里，电气设备里，控制器里，总之，一切关乎电子器件之中，几乎都有chip的身影！
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