逻辑设计为什么被称为RTL级？ - 知乎119被浏览<strong class="NumberBoard-itemValue" title="1分享邀请回答31 条评论分享收藏感谢收起0添加评论分享收藏感谢收起当前位置： >>
数字电路基本概念
数字电路基本概念 第一章 由于模拟信息具有连续性，实用上难于存储、分析和传输，应用二值数值逻辑构成的数字电 路或数字系统较易克服这些困难，其实质是利用数字 1 和 0 来表示这些信息。 1.二值数值逻辑：常用数字 0 和 1 来表示数字信号，这里的 0 和 1 不是十进制的数字，而是 逻辑 0 和逻辑 1。 2.二值数字逻辑的产生，是基于客观世界的许多事物可以用彼此相关又相互对立的两种状态 表示； 而且在电路上， 可用电子器件的开关特性来实现， 由此形成离散信号电压或数字电压。 (1)技术上容易实现。用双稳态电路表示二进制数字 0 和 1 是很容易的事情。 (2)可靠性高。二进制中只使用 0 和 1 两个数字，传输和处理时不易出错，因而可以保障计 算机具有很高的可靠性。 (3)运算规则简单。与十进制数相比，二进制数的运算规则要简单得多，这不仅可以使运算 器的结构得到简化，而且有利于提高运算速度。 (4)与逻辑量相吻合。二进制数 0 和 1 正好与逻辑量“真”和“假”相对应，因此用二进制数表 示二值逻辑显得十分自然。 (5)二进制数与十进制数之间的转换相当容易。人们使用计算机时可以仍然使用自己所习惯 的十进制数， 而计算机将其自动转换成二进制数存储和处理， 输出处理结果时又将二进制数 自动转换成十进制数，这给工作带来极大的方便。 3.逻辑状态：客观世界的许多事物可以用彼此相关又相互对立的状态。 4.脉冲波形：当某波形仅有两个离散值时。 数字波形是逻辑电平对时间的图形表示。 5..占空比表示脉冲宽度占整个周期的百分数。 6.上升时间：从脉冲幅值的 10%到 90%所经历的时间。 7.下降时间：从脉冲幅值的 90%下降到 10%所经历的时间。 8.脉冲宽度：脉冲幅值的 50%的两个时间点跨越的时间。 9.数据率或比特率：每秒钟所传输数据的位数。 10.时序图：表示时间关系的多重数字波形图。 11.存储器：用来存储二值数据的数字电路。 12.正逻辑：1 表示高电平，0 表示低电平。 13.负逻辑：与正逻辑相反。 14.表达电路功能主要用：功能表、真值表、逻辑表达式、波形图。 15.当前两种主要的逻辑门电路是组合逻辑电路和时序逻辑电路。 16.逻辑门是数字电路的基本单元。 17.数字电路与数字集成器件的关系：现代数字电路使用半导体工艺制成的若干数字集成器 件构造成而成的。 18.数字电路从整体上分为：小规模、中规模、大规模、超大规模、甚大规模五类。 19.集成度：每一片芯片上所包含的三极管的个数。 20.十进制：是以 10 为基数的计数体制，任何一个数都可以用 1，2，3，4，5，6，7，8，9 来表示，其计数规律是逢十进一。 21.位权：数值在不同位置上的倍率值，对于多位数，处在某一位上的“l”所表示的数值的大 小，称为该位的位权。 22.为什么计算机或数字系统中通常用二进制数？ 答： （1）二进制的数字装置简单可靠，所用元件少；二进制只有两个数码 0 和 1，因此，它 的每一位数可用任何具有两个不同稳定状态的元件来表示。（2）二进制的基本运算规则简单，运算操作方便。 缺点：二进制表示一个数时，位数多；将人们熟悉的十进制数输入计算机时，需要转换成二 进制数，运算后，再将二进制数转换成十进制的数显示。 23.八进制和十六进制：由于使用二进制数经常是位数很多，不便书写和记忆，因此在数字 计算机的资料中常采用十六进制和八进制来表示二进制数。UNIX 系统的档案权限使用八进 制，十六进制常用于数字技术、微处理器、计算机和数据通信中。 24.BCD 码：在这种编码中，用 4 位二进制数来表示十进制数中的 0-9 十个数码。 25.BCD 码可分为有权码和无权码两类：有权 BCD 码有 8421 码、2421 码、5421 码，其中 8421 码是最常用的；无权 BCD 码有余 3 码、格雷码等。 26.8421 BCD 码是最基本和最常用的 BCD 码，它和四位自然二进制码相似，各位的权值为 8、4、2、1，故称为有权 BCD 码。 27.格雷码：相邻的两个码组之间仅有一位不同，因而常用于模拟量的转换中，当模拟量发 生微小变化而可能引起数字量发生变化时， 格雷码仅改变一位， 这样与其他码同时改变两位 或多位的情况相比更可靠，即减少出错的可能性。 28.奇偶校验码是一种通过增加冗余位使得码字中&1&的个数恒为奇数或偶数的编码方法,它 是一种检错码。 29.为什么 8421 码是最常用的？ 30.逻辑代数，又称布尔代数：逻辑代数是按一定的逻辑规律进行运算的代数，虽然它和普 通代数一样也是用字母表示变量，但逻辑代数中的变量（逻辑代数）只有两个值，即 0 和 1， 没有中间值，且 0 和 1 并不表示数量的大小，而是表示对立的逻辑状态。 31.与逻辑：只有当一件事的几个条件全部具备后，这件事才发生。 32.或逻辑：当一件事的几个条件只要有一个条件得到满足时，这件事就会发生， 33.非逻辑：一件事情的发生是以其相反的条件为依据的。 34.真值表：表征逻辑事件输入和输出之间全部可能状态的表格。 35.分析数字电路或数字系统的工具是逻辑代数。 第二章 1.用来接通或断开电路的开关器件应具有两种工作状态：一种是接通（要求其阻抗很小，相 当于短路） ，另一种是断开（要求其阻抗很大，相当于开路） 。 2.二极管的开关特性表现在正向导通与反向截止这样两种不同状态之间的转换过程。 3.反向恢复过程：二极管有正向导通转为反向截止所经过的转换过程。 4.二极管的开关速度受到限制的原因：反向恢复时间的存在。 5.产生反向恢复过程的原因：电荷存储效应。 6.电荷存储效应：正向导通时，非平衡少数载流子积累的现象。 7.二极管的开关转换过程中出现的反向恢复过程，实质上是由于电荷存储效应所引起的，反 向恢复时间就是存储电荷消失所需要的时间 8.开通时间：二极管从截止转为正向导通所需的时间。 9.数字电路中 BJT 工作在截止和饱和状态，截止相当于开关断开，饱和相当于开关闭合。 10.影响 BJT 开关速度的因素有：开通时间和关闭时间；开通时间是建立基区电荷时间，关 闭时间是存储电荷消散的时间。最主要的因素是关闭时间。 11.与门电路：输入作为条件，输出作为结果，输入与输出量之间能满足与逻辑关系的电路。 12.或门电路：输入输出量之间能满足或逻辑关系的电路。 13.非门电路：输入输出量之间满足非逻辑关系的电路。 14.BJT 可以构成反相器，所以可以用来构成非门电路；模拟电路的反相器电压放大器与数字电路中的非门的不同：前者工作在放大区，后者工作在饱和区和截止区； 15.利用二极管和 BJT 构成的与或非三种门电路的缺点：由于输出阻抗比较大，带负载能力 带负载能力 比较慢。 差，开关性能也不理想，比较慢 比较慢 16.TTL 逻辑门电路是由若干 BJT 和电阻构成的， 其基本环节是带电阻负载的 BJT 反相器(非 门)。 17.BJT 反相器的动态性能：BJT 开关速度受到限制的原因：由于 BJT 基区内存储电荷的影 响，电荷的存入和消散需要一定的时间。 18.TTL 采用输入级以提高工作速度，采用推拉式输出级以提高开关速度和带负载能力。 19.噪声容限表示门电路的抗干扰能力。高电平（逻辑 1）所对应的电压范围（输入高电平输出高电平）和低电平（逻辑 0）所对应的范围（输入低电平-输出低电平）称为高低电平 的噪声容限。 20.灌电流负载：负载电流从外电路流入门电路 21.拉电流负载：负载电流从门电路流入外电路 22.扇入数：门电路允许的输入端的个数。 23.扇出数：门电路输出端所驱动同类型门的个数。 24.传输延迟时间：表征门电路开关速度的参数，它意味着门电路在输入脉冲波形的作用下， 其输出波形相对于输入波形延迟了多长时间。 25.静态功耗是指没有状态转换时的功耗。 26.空载导通功耗是指输出为低电平时的功耗。 27.截止功耗是指输出为高电平时的功耗。 28.线与：将两个门的输出端并联以实现与逻辑的功能。 29.集电极开路：TTL 与非门电路推拉式输出级中，删去电压跟随器。 除了可以实现多门的线与逻辑关系外，还可用于直接驱动较大电流的负载。 缺点：外接电阻受到一定限制，不能太小，影响了工作速度，同时由于省去了有源负载，使 带负载能力下降。 30.TTL 与非门电路的主要特点：电路的输入端采用了多发射极的 BJT。 31.三态门：除了具备一般与非门输出电阻较小的高、低电平状态，还具有高输出电阻的第 三状态，称为高阻态；既保持了推拉式输出级的优点，又能做线与连接。 32.肖特基势垒二极管 SBD 采用钳位的方法来达到抗饱和的效果： 为了限制 BJT 的饱和深度， BJT 的基极和集电极并联上一个导通阈值电压较低的肖特 在 基二极管， BJT 集电结的正向偏压刚要达到 SBD 的导通阈值电压时， 当 这个二极管先导通， 使集电结的正向偏压钳制在 0.4V 左右，如果流向基极的电流增大，企图使集电结正向偏压 加大时，则一部分电流就会通过肖特基二极管直接流向集电极，而不会使 BJT 基极电流过 大，因此，肖特基二极管起了抵抗 BJT 过饱和的作用。 33.肖特基 TTL 的改进： 一是除了 T4 外，其余的 BJT 都采用了 SBD 钳位，已达到抗饱和效果。 二是基本电路中的所有电阻值都减半。增加了功耗 这两项改进使门电路的开关时间大为缩短。 34 肖特基 TTL（STTL）对基本 TTL 改进还有： （1）二极管 D 被 T4 和 T5 所组成的复合管构成，减少了电路对负载电容的充电时间。 （2）电路输入端加的 SBD DA 和 DB，用来减少由门电路之间的连线而引起的杂散信号。 （3）增加有源下拉电路，提高了开关速度。 35.由于 TTL 门中的 BJT 工作在饱和状态，开关速度受到了限制，ECL（射极耦合逻辑门电 路）是一种非饱和高速数字集成电路，是目前双极型电路中速度最高的。36.ECL 具有很高开关速度的原因： （1）BJT 工作在放大和截止区，避免因工作在饱和状态而产生存储电荷的问题 （2）负载电阻小，时间常数就小，有利于提高开关速度。 ECL 的优点：开关速度高；逻辑功能强；负载能力强 缺点：功耗大；抗干扰能力强；制造工艺要求高 37.在集成电路分类中有一种说法就是有双极型和单极型之分。 所谓双极型和单极型主要指的是组成集成电路的晶体管的极性而言的。双极型集成电路 是由 NPN 或 PNP 型晶体管组成。 由于电路中载流子有电子和空穴两种极性， 因此取名为双极 型集成电路，就是人们平时说的 TTL 集成电路。 单极型集成电路是由 MOS 场效应晶体管组成的。因场效应晶体管只有多数载流子参加导 电， 故称场效应晶体管为单极晶体管， 由这种单极晶体管组成的集成电路就得名为单极型集 成电路，就是平时说的 MOS 集成电路。 38.TTL―Transistor-Transistor Logic 三极管－三极管逻辑 MOS―Metal-Oxide Semiconductor 金属氧化物半导体晶体管 CMOS―Complementary Metal-Oxide Semiconductor 互补型金属氧化物半导体晶体管 39.TTL 电路 TTL TTL 电路以双极型晶体管为开关元件，所以又称双极型集成电路。双极型数字集成电路 是利用电子和空穴两种不同极性的载流子进行电传导的器件。 它具有速度高（开关速度快） 、驱动能力强等优点，但其功耗较大，集成度相对较低。 CMOS 电路 MOS 电路又称场效应集成电路，属于单极型数字集成电路。单极型数字集成电路中只利用一 种极性的载流子（电子或空穴）进行电传导。 它的主要优点是输入阻抗高、功耗低、抗干扰能力强且适合大规模集成。 CMOS 集成电路的性能及特点 功耗低 ? 工作电压范围宽 ? 逻辑摆幅大 ? 抗干扰能力强 ? 输入阻抗高 ? 温度稳定性能好 ? 扇出能力强 ? 抗辐射能力强 ? 可控性好 ? 接口方便 40.CMOS 与 TTL 相比较，它的功耗低，扇出系数大（指带同类门负载） ，噪声容限大，开关 速度与 TTL 接近。 41.BiCMOS（Bipolar CMOS）是 CMOS 和双极器件同时集成在同一块芯片上的技术，其 基本思想是以 CMOS 器件为主要单元电路，而在要求驱动大电容负载之处加入双极器件或 电路。 42.BiCMOS 电路既具有 CMOS 电路高集成度、低功耗的优点，又获得了双极电路高速、 强电流驱动能力的优势。 43.NMOS 门电路是以或非门为基础的原因： 或非门的工作管都是并联的， 增加管子的个数，?输出低电平基本稳定，在整个电路设计中较为方便。主要用于大规模集成电路，而 TTL 和 CMOS 电路作成小规模的单个芯片。 44.采用接口电路要考虑三个条件： 驱动器件必须能对负载器件提供灌电流最大值； 驱动器件必须对负载器件能提供足够大的拉电流； 驱动器件的输出电压必须处在负载器件所要求的输入电压范围，包括高低电压值。 45.CMOS 驱动 TTL 时，只要两者的电压参数兼容，不需要另加接口电路，仅按电流大小计 算出扇出数即可 46.TTL 驱动 CMOS 时，由于 TTL 门电路与 CMOS 门电路的工作电源电压不同，高低电平 标准也不同，对接时要做一定转换，所以需要接口电路 。 47.抗干扰措施： （1）多余输入端的处理措施：一般不让多余的输入端悬空，以防止干扰信号的引入。 （2）去耦合滤波器：滤除较大的脉冲电流或尖峰电流， （3）接地和安装工艺：正确的接地技术可以降低电路噪声；良好的安装工艺可以减少接线 电容而导致寄生反馈有可能引起寄生振荡。 48.逻辑非门（反相器）电路的主要技术参数为：扇出数、噪声容限、传输延迟时间、功耗、 功耗-延迟时间积。第三章 1.组合逻辑电路：在任何时刻，输出状态只决定于同一时刻各输入状态的组合，而与先前状 态无关的逻辑电路。 2.组合逻辑电路的特点： （1）输入输出之间没有反馈延迟通路； （2）电路中不含记忆单元； （3）由逻辑门构成； （4）输出与电路原来状态无关。 3.反演规则：对于任意一个函数表达式 Y，如果把 Y 中所有的“与”换成“或”，“或”换成“与”； “0”换成“1”，“1”换成“0”；原变量换成反变量，反变量换成原变量，即得到一个新的函数表 达式 Y 非，称 Y 非为原函数 Y 的反函数。 4.对偶规则： 若两个逻辑表达式 和 相等，则它们的对偶式 和 也必定相等，这就是对偶规则。对偶式是这样定义的：对于任意一个逻辑函数表达式 Y，若将其表达式中所有出 现“?” （注意， 逻辑函数表达式中不致混淆的地方， “?”常被省略） 的地方换以“＋”； 所有出现“＋”的地方换以“?”；所有的常量0换成常量1，常量1换成常量0，而其中的变 量与原表达式中运算的优先顺序保持不变，这样变换后得到一个新的表达式称为原表达式 的对偶式 5.逻辑代数，又称布尔代数：逻辑代数是按一定的逻辑规律进行运算的代数，虽然它和普通 代数一样也是用字母表示变量，但逻辑代数中的变量（逻辑代数）只有两个值，即 0 和 1， 没有中间值，且 0 和 1 并不表示数量的大小，而是表示对立的逻辑状态。 6.逻辑函数可用真值表、逻辑表达式、卡诺图和逻辑图四种方式表达。 7.最小项：在一个有 n 个变量的逻辑函数中，包括全部 n 个变量的乘积项（每个变量必须而 且只能以原变量或反变量的形式出现一次）称为最小项（1）在输入变量的任何取值下必有一个最小项，而且仅有一个最小项的值为１，其他最小 项值为0。 （2）不同的最小项，使它的值为1的那一组变量取值也不同 （3）对变量的任一组取值，任意两个最小项的乘积为０。 （４）对变量的任一组取值，全体最小值之和为１。 8.无关项：在真值表内对应于变量的某些取值下，函数的值可以是任意的，或者这些变量的 取值根本不会出现，这些变量取值所对应的最小项成为无关项或任意项。 无关项的意义在于， 它的值可以取0或1， 具体取什么值， 可以根据使函数尽量得到化简而定。 9.卡诺图： 一个逻辑函数的卡诺图就是将此函数的最小项表达式的各最小项相应的填入一个 特定的方格图内，此方格图成为卡诺图。 10.在数字逻辑电路设计中使用卡诺图的原因：卡诺图的构造特点使卡诺图具有一个重要性 质： 可以从图形上直观地找出相邻最小项。 两个相邻最小项可以合并为一个与项并消去一个 变量。 11.半加器：可用于实现两个一位二进制数的相加。 12.竞争冒险：由于从输入到输出的过程中，不同通路上门的级数不同，或者门电路平均延 迟时间的差异， 使信号从输入经不同通路传输到输出级的时间不同， 从而导致逻辑电路产生 错误输出。 13.竞争：信号经过不同路径在不同的时刻到达的现象；由此产生的干扰脉冲的现象叫做冒 险。 14.消去竞争冒险的方法：发现并消去互补变量；增加乘积项；输出端并联电容器 15.分析组合逻辑电路的目的是确定已知电路的逻辑功能，其大致步骤是： 写出各输出端的逻辑表达式→化简和变换逻辑表达式→列出真值表→确定功能 16.应用逻辑门电路设计组合逻辑电路的步骤是： 列出真值表→写出逻辑表达式（或填写卡诺图）→逻辑化简和变换→画出逻辑图第四章 1.常用的组合逻辑部件：编码器、译码器、数据选择器、数据分配器、数值比较器、奇偶校 验/产生器、加法器、算术/逻辑运算单元 2.编码：把二进制码按一定的规律编排，是每组代码具有一特定的含义（代表某个数或控制 信号） 。 3.编码器：具有编码功能的逻辑电路。 4.优先编码：允许同时在几个输入端有输入信号，编码器按输入信号排定的优先顺序，只对 同时输入的几个信号中优先权最高的一个进行编码。 5.优先编码器：识别请求信号的优先级别并进行编码的逻辑部件。 6.译码：编码的逆过程，将具有特定含义的二进制码进行辨别，并转换成控制信号。 7.译码器：具有译码功能的逻辑电路。 8.唯一地址译码： 将一系列代码转换成与之一一对应的有效信号； 常用于计算机中对存储器 单元地址的译码，即将每一个地址代码转换成一个有效信号，从而选中对应的单元。 9.代码变换器：将一种代码转换成另一种代码。 10.数据分配器：将一个数据源来的数据根据需要送到多个不同的通道上去，实现数据分配 功能的逻辑电路。作用相当于多个输出的单刀多掷开关。 11.数据选择器：经过选择，把多个通路的数据传送到唯一的公共数据通道上取。实现数据 选择功能的逻辑电路称为数据选择器。作用相当于多个输入的单刀多掷开关。12.数值比较器：对两数进行比较，以判断其大小的逻辑电路。 13.半加器：只考虑两个加数本身，而没有考虑低位来的进位，完成这种加法功能的逻辑电 路。 14.全加器：能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进 位信号。 15.串行进位：任一位的加法运算必须在低一位的运算完成后才能进行。 16.超前进位加法逻辑：使每位的进位只由加数和被加数决定，而与低位的进位无关。 17.补码=反码+1 18.反码=（2n―1）―原码 19.简要说明由加补码完成减法运算的原理。第五章 1.构成时序逻辑电路的基本单元是触发器。 2.触发器：能够存储一位二进制码的逻辑电路，它有两个互补输出端，其输出状态不仅与输 入有关，而且还与原先的输出状态有关。 3.分析触发器的方法：功能表、特性方程、状态图 4.触发器的电路结构分为基本 RS 触发器、同步 RS 触发器、主从触发器、边沿触发器、维 持阻塞触发器。 5.与非门构成的基本 RS 触发器的功能表 R 1 0 1 0 S 0 1 1 0 Q 1 0 不变 不定R 为置0端，S 为置1端，与非门构成的基本 RS 触发器，R、S 低电平有效 6.或非门构成的基本 RS 触发器中，R、S 高电平有效。 7.消除机械开关震动引起的脉冲：运用基本 RS 触发器；利用基本 RS 触发器的记忆作用可 以消除开关震动所产生的影响。 8.同步 RS 触发器的约束条件：SR=0 因为 S=1，R=1时，状态不定。 9.现态：现在的状态，CP 作用之前的触发器状态。 10.次态：下一个状态，CP 作用之后的触发其状态。 11.主从触发器：有两级触发器构成，其中一级接收输入信号，其状态直接由输入信号决定， 称为主触发器，还有一级的输入与主触发器的输出连接，其状态由主触发器的状态决定，称 为从触发器 12.主从 RS 触发器特点： （1）有两个同步 RS 触发器即主触发器和从触发器组成，他们受互补时钟信号控制 （2）只在时钟脉冲的负跳沿（CP 由1变0时刻，CP 的下降沿） （3）对于负跳沿触发的触发器，输入信号必须在 CP 正跳沿前加入 对于负跳沿触发的触发器， 正跳沿前加入，为主触发器发生翻转 对于负跳沿触发的触发器 做好准备，而 CP 正跳沿后的高电平要有一定的延迟时间，以确保主触发器达到新的稳定状 态；CP 的负跳沿使从触发器发生翻转时后，CP 的低电平也必须有一定的延迟时间，以确 保从触发器达到新的稳定状态。 13.脉冲工作特性：主从触发器对输入信号和时钟脉冲的要求。14.与主从触发器相比，同类工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。 15.边沿触发器：触发器接收的是时钟脉冲 CP 的某一约定跳变(正跳变或负跳变)来到时的 输入数据。在 CP＝l 及 CP＝0 期间以及 CP 非约定跳变到来时，触发器不接收数据。 16.电平触发器或电位触发器：当触发器的向步控制信号正为约定“1”或“0”电平时，触发器 接收输入数据，此时输入数据 D 的任何变化都会在输出 Q 端得到反映；当 E 为非约定电 平时，触发器状态保持不变。鉴于它接收信息的条件是 E 出现约定的逻辑电平．故称它为 电位触发方式触发器，简称电位触发器。 17.至于电位触发器。只要 Z 为约定电平，数据来到后就可立即被接收，它不需像边沿触发 器那样保持到约定控制信号跳变来到才被接收 18.在边沿触发器中只有在时钟脉冲的上升沿或下降沿时刻，输入信号才能接收。 在边沿触发器中只有在时钟脉冲的上升沿或下降沿时刻， 在边沿触发器中只有在时钟脉冲的上升沿或下降沿时刻 输入信号才能接收。 19.转台转换图：通过描绘系统的状态及引起系统状态转换的事件，来表示系统的行为。此 外状态转换图还指明了作为特定事件的结果系统将做那些动作（例如，处理数据） 。因此状 态转换图提供了行为建模机制。 20.直接预置和直接清零：预置和清零与 CP 无关。 21.JK 触发器与 RS 触发器的不同之处是，它没有约束条件，在 J=K=1时，每输入一个时钟 脉冲后，触发器翻转一次。触发器的这种状态称为计数状态。由触发器翻转次数可以计算出 输入时钟脉冲的个数。 22. JK 触发器：J=K=0时，输出不变；J=K=1时，每输入一个脉冲，输出就改变一次；其他 时候，输出与 J 相同。 23按逻辑功能不同分为：RS 触发器、D 触发器、JK 触发器、T 触发器。 24.按触发方式不同分为：电平触发器、边沿触发器和主从触发器。 25.按存储数据原理不同分为：静态触发器和动态触发器。 26.按构成触发器的基本器件不同分为：双极型触发器和 MOS 型触发器。 27. 触发器维持时间：为了工作可靠，时钟信号的状态必须保持一段时间，直到输出端电平 稳定，这段时间称为维持时间 28.tCPHL：从时钟脉冲触发沿开始到一个输出端由0变1所需的延迟时间 29.tCPHL：从时钟脉冲触发沿开始到输出端由1变0的延迟时间 30.最小工作周期=tCPHL+tCPHL 31.建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时 间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器。 32. 保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时 间， 如果保持时间不够，数据同样不能被打入触发器。第六章 1.时序逻辑电路： 任一刻的输出信号不仅与当时的输入信号有关， 而且还与电路原来的状态 有关。 2.时序逻辑和组合逻辑的不同： （1）从逻辑功能来看，即定义的不同 （2）从结构上来看，组合逻辑电路仅由若干逻辑门组成，没有存储电路，因而无记忆能力； 而时序逻辑电路除包含组合电路外，还有存储电路，因而有记忆功能 3.存储电路可用延迟元件组成，也可由触发器构成。 4.Mealy 型电路：输出信号不仅与存储电路的输出状态有关，而且还与时序电路的输入信号有关 5.Moore 型电路：输出信号仅与存储电路的输出电路有关。 6.时序逻辑电路的特点： （1）时序逻辑电路有组合电路和存储电路组成 （2）时序逻辑电路中存在反馈，因而电路的工作状态与时间因素相关，即时序电路的输出 由电路的输入和电路原来的状态共同决定。 7.时序逻辑电路可分为：同步时序电路和异步时序电路 8.同步时序逻辑电路：在同步时序逻辑电路中，存储电路内所有触发器的时钟输入端都接于 同一个时钟脉冲源，因而，所有触发器的状态（即时序逻辑电路的状态）的变化都与所加的 时钟脉冲信号同步。 9.异步时序逻辑电路：在异步时序逻辑电路中，没有统一的时钟脉冲，有些触发器的时钟输 入端与时钟脉冲相连， 只有这些触发器的状态才与时钟脉冲同步， 而其他触发器状态的变化 并不与时钟脉冲同步。 10.同步时序逻辑电路的速度高于异步时序电路，但电路结构一般较后者复杂。 11.状态表：反应时序逻辑电路的输出、次态和电路的输入、现态间对应取值关系的表格。 12.状态图：反应时序逻辑电路状态转换规律及相应输入、输出取值关系的图形。 13.时序图：时序电路的工作波形图，能直观的描述时序电路的输入信号、时钟信号、输出 信号及电路的状态转换等在时间上的对应关系。 14.描述时序逻辑电路逻辑功能的方法有：逻辑方程式、状态表、状态图、时序图。 逻辑方程组是和具体时序电路直接对应的，状态表和状态图能给出时序电路的全部工作过 程，时序图能更直观的显示电路的工作过程。 15.分析时序逻辑电路的过程：由给定的时序电路，写出逻辑方程组→列出状态表→画出状 态图或时序图→指出电路的逻辑功能 16.设计时序逻辑电路的过程：根据要实现的逻辑功能，做出原始状态图或原始状态表→进 行状态化简（状态合并）→状态编码（状态分配）→求出所选触发器的驱动方程、时序电路 的状态方程和输出方程→画出设计好的逻辑电路图 其中画出正确的原始状态图或原始状态表是关键的一步。 17.在分析方法上，异步时序逻辑电路和同步时序电路有什么不同？ （1）同步时序电路中，各触发器的时钟输入都接至同一个时钟脉冲源，因此各触发器的时 钟信号 CP 的逻辑表达式可以不写 （2）异步时序电路中，各触发器的时钟不同，必须考虑 CP 端的情况，写出 CP 的逻辑表 达式。 18.同步时序逻辑电路设计步骤： （1）由给定的逻辑功能求出原始状态图 （2）状态化简 （3）状态编码、并画出编码形式的状态图及状态表 （4）选择触发器的类型及个数 （5）求出电路的输出方程及各触发器的驱动方程 （6）画出逻辑电路图，并检查自启动能力 19.原始状态图：直接由要求实现的逻辑功能能求得的状态转换图。 20.状态等价：是指在原始状态图中，如果有两个或两个以上的状态，在输入相同的条件下， 不仅有相同的输出，而且向同一个次态转换，则称这些状态是等价的。 21.状态编码：在得到简化的状态图，要对每一个状态指定一个二进制代码，这就是状态编 码或状态分配22.画原始状态转换图的方法是： （1）分析给定的逻辑功能，确定输入变量、输出变量及该电路应包含的状态，并用字母表 示这些状态 （2）分别以上述状态为现态，考察每一个可能的输入组合作用下应转入哪个状态及相应的 输出，便可求得符合题意的状态图。 23.自启动：能自动进入有效状态工作的。第七章 1.计数器：其基本功能是统计时钟脉冲的个数，即实现计数操作，也可用于分频、定时、产 生节拍脉冲和脉冲序列等 2.二进制异步计数器特点： （1）n 位二进制异步计数器由 n 个处于计数工作状态的触发器组成。 （2）高位触发器的状态翻转必须在低1位触发器产生进位信号或借位信号之后才能实现。 所以称为串行计数器，工作速度较低 3.二进制同步计数器的特点： 计数脉冲同时接于各位触发器的时钟脉冲输入端， 当计数脉冲来到时， 应该翻转的触发器是 同时翻转的，没有各级延迟时间的积累。 所以称为并行计数器。 4.可逆计数器：同时兼有加和减两种计数功能的计数器 5.检查自启动的方法： 画出包括无效状态的完整的状态图， 看能否从无效状态进入有效状态。 6.反馈清零法：适用于有清零输入端的集成计数器；其基本原理是利用计数器的直接置零端 的清零功能， 截取计数过程中的某一中间状态来控制清零端， 使计数器从该状态返回到零而 重新开始计数。 7.反馈置数法：适用于具有预置数功能的集成计数器；在计数过程中，可以将它输出的任何 一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在下一个 CP 脉冲后， 计数器就会把预置数输入端的状态置入输出端。 8.寄存器：计算机和其它数字系统中用来存储代码和数据的逻辑部件。它的主要组成部分是 触发器； 一位触发器能存储一位二进制代码， 所以要存储 n 位二进制代码的寄存器就要需要 n 个触发器组成。 9.移位寄存器：将寄存器中各位数据在移位控制信号下，依次向高位或向低位移动一位，具 有移位功能的寄存器。 10.移位寄存器不但可以存储代码，还可用来实现数据的串行-并行转换、数据处理及数值的 运算。 11.左向移位寄存器：让右边触发器的输出作为左邻触发器的数据输入 12.双向移位寄存器：既能右移又能左移的寄存器 13.环形计数器：将寄存器的最高位的输出接至最低位的输出端，或将最低位的输出接至最 高位的输入端，即将移位寄存器的首尾相连就可实现上述功能。第八章 1.中小规模标准集成器件和可编程逻辑器件的比较： 中小规模标准集成器件性能好、 价格低， 但是仅仅采用这些器件构成一个大型复杂的数字系 统，常常可能导致系统功耗高、占用空间答、系统可靠性差。 可编程逻辑器件解决了上述问题， 具有结构灵活、 集成度高、 处理速度快、 可靠性高等优点。 2.按使用功能的不同，半导体存储器可分为随机存取存储器（RAM，又称读写存储器）和只 读存储器（ROM） 。RAM：Random Access Memory。ROM：Read-Only memory。 3.按存储机理的不同，RAM 又可分为静态 RAM 和动态 RAM。 4.RAM 使用灵活方便，可以随时从其中任一指定地址读出（取出）或写入（存入）数据； 但 RAM 具有易失性，一旦失电，所有存储的数据立即丢失。 5.静态 RAM 的特点：数据由触发器记忆，只要不断电，数据就能永久保存。 缺点：存储单元所用的管子数目多，功耗大，集成度受到限制。 6.动态 RAM 存储数据的原理是基于 MOS 管栅极电容的电荷存储效应。 7.再生或刷新：由于漏电流的存在，电容上存储的数据（电荷）不能长久保存，因此必须定 期给电容补充电荷，以避免存储数据的丢失 8.为提高集成度，目前大容量动态 RAM 的存储单元普遍采用单管结构。 9.存储器由存储矩阵、地址译码器和输入/输出控制电路3部分组成，信号线由地址线、数据 线、控制线组成。 10.字：存储器以字为单位组织内部结构，一个字含有若干个存储单元。 11.字长：一个字所含的位数 12.位： 位(bit)： 也称为“比特”。 在数字电路和电脑技术中采用二进制， 代码只有“0”和“1”， 其中无论是 “0”或是“1”在 CPU 中都是 一“位”。 13.存储器的容量：字数乘以字长 14.通常 RAM 以字为单位进行数据的读出与写入 15.地址：为了区别不同的字，将存放同一个字的存储单元编为一组，并赋予一个号码 16.地址存取时间：由于地址缓冲器、译码器及输入/输出电路存在延时，在地址信号加到存 储器上之后，必须等待一段时间，数据才能稳定的传输到数据输出端，这段时间就是地址存 取时间。 17.读周期：表示芯片连续进行两次读操作必须的时间间隔。 18. SRAM 存储信息 破坏性读出 需要刷新 送行列地址 运行速度 集成度 发热量 触发器 非 不要 同时送 快 低 大 DRAM 电容 是 需要 分两次送 慢 高 小存储成本高低19.在大容量的存储器中，通常采用双译码结构，即将输入地址分为行地址和列地址两部分， 分别由行列地址译码电路译码。 20.扩展存储容量的方法：增加字长（位数）或字数。 21.位扩展可以利用芯片的并联方式实现，即将 RAM 的地址线、读/写控制线、片选信号对 应的并联起来。 22.字数的扩展可以利用外加译码器，控制存储器芯片的片选输入端来实现。 23.ROM 一般由专用的装置写入数据，数据一旦写入，不能随意改写，在切断电源后，数据 也不会消失，既具有非易失性。 24.ROM 种类： 1）从制造工艺上看:有二极管 ROM，双极型 ROM，MOS 型 ROM 2）按存储内容存入方式不同：固定 ROM、可编程 ROM 可编程 ROM 又可以细分为：可编程存储器 PROM、光可擦除可编程存储器 EPROM 电可檫除可编程存储器 E2PROM 和快闪存储器。 25.固定 ROM 又称掩膜 ROM，在制造时利用掩膜技术将数据写入存储器，不能更改。 26.PROM：programmable read-only memory 出厂时，存储内容全为1或0，用户可根据需 要最主要特征是只允许数据写入一次，如果数据输入错误只能报废。 27. EPROM：Erasable Programmable ROM，采用浮栅技术 ，用紫外光线擦除 ，写入需 要较高的电压，EPROM 芯片在写入资料后，还要以不透光的贴纸或胶布把窗口封住，以免 受到周围的紫外线照射而使资料受损。 EPROM 芯片在空白状态时（用紫外光线擦除后） ， 内部的每一个存储单元的数据都为1（高电平） 其擦除为一次全部擦除，其数据写入需要 。 通用或专用的编程器。 28.E2PROM：Electrical erasable Programmable ROM，采用浮栅技术，电檫除的过程就是 改写过程，以字为单位进行擦除和写过程；既具备 ROM 的非易失性，又具备类似 RAM 的 功能。 29.快闪存储器：Flash Memory，数据的擦除和写入是分开进行的。擦除和 EPROM 擦除类 似，为整片擦除或分块擦除；写入方式与 EPROM 相同，需要较高的电压。 30.PLD：programmable logic device 可编程逻辑器件 ；这种表示法在芯片内部配置和逻 辑图之间建立一一对应的关系， 并将逻辑图和真值表结合起来， 构成了一种紧凑而易于识读 的表达形式。 31.PLD 电路由与门和或门阵列两种基本的门阵列组成。门阵列交叉点上的连接方式共有三 种情况： 1）硬线连接：硬线连接是固定连接，不可以编程改变。 2）可编程“接通”单元：它依靠用户编程来实现“接通”连接。 3）可编程“断开”单元：编程实现断开状态。这种单元又称为被编程擦除单元。 32.PAL：programmable array logic ；可编程阵列逻辑器件；它采用可编程与门阵列和固定 连接或门阵列的基本结构形式，一般采用熔丝编程技术实现与门阵列。使用 PAL 实现逻辑 函数时，每个输出是若干个乘积之和，即用乘积之和的形式实现逻辑函数，其中乘积项数目 固定。 33.GAL：generic array logic；可编程通用阵列逻辑器件； ： 34. GAL 和 PAL 的相同点是什么,不同点是什么相同点：都采用了与-或阵列结构；都需要通用或专用编程器件进行编程。 不同点： PAL 一旦编程便不可更改；不同输出结构的 PAL 对应不同型号的 PAL，不便于用户使用 GAL 具有可擦除、可重新编程和可重新配置其结构等功能；灵活性大，而且能对 PAL 仿真， 并能全部兼容。 35.CPLD：(Complex Programmable Logic Device)复杂可编程逻辑器件；主要是由可编程 逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。 36.CPLD 结构上可分为： 1）通用逻辑块（GLB）的结构：它可实现类似 GAL 的功能。 2）输入输出 I/O 单元结构：完成输入输出功能。 3）输出布线区：作用是把 GLB 的输出信号接到 I/O 单元。 4）时钟分配网络：用来产生逻辑块使用的时钟。 37. CPLD 可编程特性基于“在系统可编程（ISP） ”技术，此技术的特点： 常规的 PLD 是对每个器件单独编程然后再装配，而 ISP 是先装备，然后编程，称为产品后 还可反复编程。 38.FPGA（Field－Programmable Gate Array） ，即现场可编程门阵列，它是在 PAL、GAL、 CPLD 等可编程器件的基础上进一步发展的产物。 39.FPGA 实现各种组合逻辑功能的原理是：通过对各存储单元的编程，来控制门阵列中门 的“开”与“关” ，从而实现不同的逻辑功能。 40..FPGA 的编程过程实际上是对各存储单元写入数据的过程，这些数据也成为编程数据， 存储单元中的编程数据一旦确定， 门阵列的逻辑关系也就确定了。 在上述门阵列的基础上再 增加触发器，便可构成即可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元电路。 41.FPGA 的结构组成为：可编程逻辑模块 CLB、输入输出模块 IOB、可编程连线资源。 42.可编程逻辑模块 CLB 是实现各种逻辑功能的基本单元，包括组合逻辑、时序逻辑、RAM 及各种运算功能。 43.输入输出模块 IOB 功能：通过编程可将 I/O 引脚设置成输入、输出和双向等不同功能。 44.可编程连线资源：实现 CLB 和 CLB、CLB 和 IOB、以及全局信号与 CLB 和 IOB 之间的 连接。 45.由于 SRAM 在掉电后其内部的数据会丢失，所以基于 SRAM 的 FPGA 必需设置一个 PROM 芯片，用以存放 FPGA 的编程数据。 46.CPLD 的特点： 它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本 低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实 现较大规模的电路设计 47.FPGA 的特点： 1）采用 FPGA 设计 ASIC 电路(专用集成电路)，用户不需要投片生产，就能得到合用的芯 片。 2）FPGA 可做其它全定制或半定制 ASIC 电路的中试样片。 3）FPGA 内部有丰富的触发器和 I/O 引脚。 4）FPGA 是 ASIC 电路中设计周期最短、开发费用最低、风险最小的器件之一。 5) FPGA 采用高速 CMOS 工艺，功耗低，可以与 CMOS、TTL 电平兼容。48.FPGA 与 CPLD 的区别： ①CPLD 更适合完成各种算法和组合逻辑，FP GA 更适合于完成时序逻辑。 ②CPLD 的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而 FPGA 的分段式 布线结构决定了其延迟的不可预测性。 ③在编程上 FPGA 比 CPLD 具有更大的灵活性。CPLD 通过修改具有固定内连电路的逻辑 功能来编程，FPGA 主要通过改变内部连线的布线来编程；FP GA 可在逻辑门下编程，而 CPLD 是在逻辑块下编程。 ④FPGA 的集成度比 CPLD 高，具有更复杂的布线结构和逻辑实现。 ⑤CPLD 比 FPGA 使用起来更方便。 CPLD 的编程采用 E2PROM 或 FASTFLASH 技术， 无 需外部存储器芯片，使用简单。而 FPGA 的编程信息需存放在外部存储器上，使用方法复 杂。 ⑥CPLD 的速度比 FPGA 快，并且具有较大的时间可预测性。这是由于 FPGA 是门级编程， 并且 CLB 之间采用分布式互联，而 CPLD 是逻辑块级编程，并且其逻辑块之间的互联是集 总式的。 ⑦在编程方式上， CPLD 主要是基于 E2PROM 或 FLASH 存储器编程， 编程次数可达1万次， 优点是系统断电时编程信息也不丢失。CPLD 又可分为在编程器上编程和在系统编程两类。 FPGA 大部分是基于 SRAM 编程，编程信息在系统断电时丢失，每次上电时，需从器件外 部将编程数据重新写入 SRAM 中。其优点是可以编程任意次，可在工作中快速编程，从而 实现板级和系统级的动态配置。 ⑧CPLD 保密性好，FPGA 保密性差。 ⑨一般情况下，CPLD 的功耗要比 FPGA 大，且集成度越高越明显。
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