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Quartus II操作过程详解
&&VHDL语言开发必备,FPGA开发方法
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其他相关推荐[转载]在quartus&ii&11.0环境下，调用modelsim仿真
方法1：在quartus ii
11.0环境下，编辑生成并修改quartus生成的test
bench文件，采用手动设置激励形成波形（有很多缺陷）。
具体步骤：
1.新建工程
在test目录下创建工程fulladder然后直接
2.编写VHDL：
New一个VHDL FILE,输入代码：
use ieee.std_logic_1164.
ENTITY fulladder IS PORT( a,b,cin : IN STD_LOGIC;
&s,cout: OUT STD_LOGIC);
ARCHITECTURE fulladder OF fulladder IS
BEGIN s&= a XOR b XOR
cout &=(a AND b) OR (a AND cin) OR (b AND
保存在test目录下，文件名为默认fulladder。
3. 在Quartes&II&11.0界面菜单栏中选择&Tools--&options选项卡中选中EDA&tool&options,在该选项
卡中下面的ModelSim-Altera一项指
定安装路径为（如d:/Altera/11.0/modelsim_ae/win32aloem)
4.在Quartes&II&11.0界面菜单栏中选择Assignments-&Settings。
选中该界面下EDA&Tool&settings中的Simulation一项；Tool&name中选择ModelSim-A
Format&for&output&netlist中选择开发语言的类型VHDL或其它,如图：
然后点击APPLY应用和OK。
5.设置完成后，编译工程：在Quartus&II&11.0界面菜单栏中选择菜单栏选择Processing--&start
Compilation，等待编译，无错后会在test目录下生成simulation目录，执行下一步。
6.在Quartus&II&11.0界面菜单栏中选择菜单栏Tools中的Run&EDA&Simulation&Tool--&
EDA&RTL&Simulation&进行行为级仿真，接下来就可以看到ModelSim-Altera&6.6d的运行界面
7.modelsim界面菜单栏中选择Compile--&compile...
,弹出窗口中选择
test/simulation/modelsim/fulladder.vho文件，点击compile,然后点击done.在Library窗口中可以展
开work/fulladder可以看到：
8.双击fulladder载入
9.此时，在作为输入的端口对象上点右键，选择create wave创建波形，作为输出的端口上点右键选择
add--&to wave--&slected
signals,添加到波形窗口中，然后运算即可仿真
方法2：在quartus ii
11.0环境下，调用modelsim仿真，并修改quartus生成的test
bench文件，提供激励形成波形。
具体步骤：（前5步同上）
1.新建工程
2.编写VHDL
3.&在Quartes&II&11.0界面菜单栏中选择&Tools--&options选项卡中选中EDA&tool&options,在该选项
卡中下面的ModelSim-Altera一项指
定安装路径为（如d:/Altera/11.0/modelsim_ae/win32aloem)
4.在Quartes&II&11.0界面菜单栏中选择Assignments-&Settings。
选中该界面下EDA&Tool&settings中的Simulation一项；Tool&name中选择ModelSim-A
Format&for&output&netlist中选择开发语言的类型VHDL或其它。
5.设置完成后，编译工程：在Quartus&II&11.0界面菜单栏中选择菜单栏选择Processing--&start&
Compilation，等待编译，无错后会在test目录下生成simulation目录，执行下一步。
6.生成test
bench文件，Processing--&start--&start
test bench template write执行如图：
会在 test/simulation/modelsim下生成fulladder.vht&文件
7.打开test/simulation/modelsim/fulladder.vht文件（注意文件类型）
LIBRARY & &
USE ieee.std_logic_1164. &
ENTITY fulladder_vhd_tst IS
END fulladder_vhd_
ARCHITECTURE fulladder_arch OF fulladder_vhd_tst IS
-- constants & &
-- signals & &
SIGNAL a : STD_LOGIC;
SIGNAL b : STD_LOGIC;
SIGNAL cin : STD_LOGIC;
SIGNAL cout : STD_LOGIC;
SIGNAL s : STD_LOGIC;
COMPONENT fulladder
a : IN STD_LOGIC;
b : IN STD_LOGIC;
cin : IN STD_LOGIC;
cout : OUT STD_LOGIC;
s : OUT STD_LOGIC
END COMPONENT;
i1 : fulladder
PORT MAP (
-- list connections between master ports and signals
cin =& cin,
cout =& cout,
init : PROCESS & &
-- variable declarations & &
BEGIN & & &
& -- code that executes only once
wait for 1
&=NOT a after 4&
&=NOT b after 2
cin &=NOT cin after
WAIT; & & &
END PROCESS & &
always : PROCESS & &
-- optional sensitivity list &
-- ( & & &
-- variable declarations & &
BEGIN & & &
& -- code executes for every event on sensitivity
WAIT; & & &
END PROCESS & &
END fulladder_
在代码中加入红字代码部分，然后保存;
8.在Quartes&II&11.0界面菜单栏中选择Assignments-&Settings。
选中该界面下EDA&Tool&settings中:
选择compile test bench,点击test benches...,弹出窗口
点击New...
在file name选择文件fulladder.vht，然后点击add,点击OK设置完成。
9.在Quartus&II&11.0界面菜单栏中选择菜单栏Tools中的Run&EDA&Simulation&Tool--&
EDA&RTL&Simulation&进行行为级仿真，接下来就可以看到ModelSim-Altera&6.6d的运行界面及仿真图形。
以上网友发言只代表其个人观点，不代表新浪网的观点或立场。Quartus 2 如何仿真出波形_百度知道
Quartus 2 如何仿真出波形
刚学fpga，但是不会用这个软件，麻烦把下面的程序仿真出来，把波形截图发给我，万分感谢，如果把仿真方法教教我，我再加分，再次感谢
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY COUNT
PORT(CLK,CLR :...
马上就要哦，在线等，还得打印出来
我有更好的答案
把你邮箱给我
图片传不上去
我用的是quartusII9.0 1、打开QuartusⅡ软件，2、选择File→New Project Wizard 新建一项工程。3、单击Next进入。（任何一项设计都是一项工程Project，必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，要用英文的比如存在E/eda），之后会出现三个要填的，分别E/eda，COUNT，COUNT;单击Next进入下一个，first name不填，单击Next进入对话框。在该对话框中指定目标器件，（我们选择的是QuickEDA核心板上用的Cyclone系列的EP1C6240C8。），next一直到finish4、选择File→New ——VHDL file
，将你的编程复制进去5、File→save as（新建个文件夹 用英文的）文件名一定要更改为COUNT（保持和实体一致，默认的文件名为VHDL1）6、在QuartusⅡ主界面下选择Processing→Start Compilation进行全程编译，会显示“successful”7、在QuartusⅡ主界面下选择File→New命令，打开新建文件对话框，在该对话框中选择Vector Waveform File ；8、在Nane栏内双击鼠标左键，弹出对话框。9、点击Node Finder 按钮5、在Filter栏选择Pins:all，点击List按钮，弹出如图所示对话框。10、点击&&按钮，按2次OK后。11、设置仿真结束时间。在QuartusⅡ主界面下选择Edit→End time…，打开图示对话框，将仿真结束时间设置为20us。12、编辑输入节点波形1）选中clk，在工具栏中点击Overwrite Clock按钮，打开图示对话框，将CLK周期设置为50ns。2）将clr设置为“0”（在波形图左边竖着的有个0矩形波）。（可以点击放大/缩小按钮，缩小时按右键）13、保存仿真波形文件，File→save，按默认的保存就行14、功能仿真。1）在QuartusⅡ主界面下选择Processing→Simulate Tool，2）在Simulation mode 下选择Functional，点击Generate Functional Simulation Netlist按钮。点击Start按钮开始仿真。，仿真后点击Report按钮，打开仿真结果窗口（波形就出来了），在该窗口中可以观察设计结果，功能仿真没有考虑器件的延迟时间。
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quartusii各种仿真概念与步骤
前仿真，即功能仿真，用专用放着工具对设计进行功能仿真，验证电路功能是否符合设计要求。通过功能仿真能即使发现设计中的错误，加快设计进度，提高设计的可靠性。
2) 综合后的仿真
把综合生成的标准延时反标注到综合仿真模型去，可估计门延时带来的影响，但是只能估计门延时，不能估计线延时，仿真结果和部先后的实际情况还有一定的差距，并不十分准确。
由于目前综合工具比较成熟，一般省去此环节的仿真。而且在Quartus II中，直接进行下一步仿真。
3) 布局布线后的仿真
即时序仿真。布局布线后生成的仿真延时文件最全，不仅包括门延时，还包括布线延时，所以最为准确，能较好的反映芯片的实际工作情况。
一般来说，布局布线必须进行，以此确保设计的可靠性和稳定性，发现时序违规（Timing Violation）。
4) 板级仿真
在有些高速设计的情况下，还需要使用第三方板级验证工具进行仿真与测试，入MentorTau、Forte Design-Timing Designer、Mentor Hyperlynx、Mentor ICX、Cadence SPECCTRAQuest、Synopsys HSPICE。这些工具通过设计的IBIS和HSPICE等模型的仿真，能较好的分析高速设计信号的完整性、电磁干扰（EMI）等电路特性。
5) 在线仿真
在加载配置目标板之后，设计者在必要情况下要进行的一个步骤，就是在线仿真调试，利用Quartus II自带SignalTap II在线逻辑分析仪进行分析，通过JTAG口，在线、实时读取FPGA内部信号。
一般在我们的设计中但是在我们小型设计中，时序要求不是很严格的情况下，可以省略时序仿真，只进行功能仿真（综合后的仿真一般只在IC设计中用到，一般软件能胜任综合工作，全程编译直接综合→布局布线）；大型设计或时序非常严谨的情况下，务必进行时序仿真，验证时序是否违规，进而用timequest进行约束（可以用Quartus II内嵌的静态时序分析（STA），或者第三方（Synopsys的Fprmality、PrimeTime），也可以用Quartus II内嵌的Chip Editor分析芯片内部的连接于配置情况。）。另外在高速电路设计时，为了保证设计的可靠性，务必在时序仿真之后，还要进行一些板级验证。
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