老司机跪求gif大神大神把这个电路图写成能用的Verilog HDL程序

FPGA大神求帮忙急急急急急

用Verilog hdl语言编寫一个程序可以让数码管动态显示
就是用这个编写一个程序就行

0

樓主用的是七段数码管硬件连接图呢?

0

是编写好Verilog hdl 程序后下载到板子上直接演示的

0

;问题解决后请采纳答案;如果自己找到解决方案也可以

抄袭、复制答案,以达到刷聲望分或其他目的的行为在CSDN问答是严格禁止的,一经发现立刻封号。是时候展现真正的技术了!

我要回帖

更多关于 大神 的文章

 

随机推荐