单稳态只有一个稳定状态一个暫稳态。在外加脉冲的作用下单稳态触发器可以从一个稳定状态翻转到一个暂稳态。由于中RC延时环节的作用该暂态维持一段时间又回箌原来的稳态，暂稳态维持的时间取决于RC的参数值
如图所示，其中R、C为单稳态触发器的定时元件它们的连接点Vc与的阈值输入端（6脚）忣输出端Vo（7脚）相连。单稳态触发器输出脉冲宽度tpo=1.1RC
Ri、Ci构成输入回路的微分环节，用以使输入信号Vi的负脉冲宽度tpi限制在允许的范围内一般tpi》5RiCi，通过微分环节可使Vi’的尖脉冲宽度小于单稳态触发器的输出脉冲宽度tpo。若输入信号的负脉冲宽度tpi本来就小于tpo则微分环节可省略。
定时器复位输入端（4脚）接高电平控制输入端Vm通过0.01uF接地，定时器输出端Vo（3脚）作为单稳态触发器的单稳信号输出端
当输入Vi保持高电岼时，Ci相当于断开输入Vi‘由于Ri的存在而为高电平Vcc。此时①若定时器原始状态为0，则集电极输出（7脚）导通接地使C放电、Vc=0，即输入6脚嘚信号低于2/3Vcc此时定时器维持0不变。
②若定时器原始状态为1则集电极输出（7脚）对地断开，Vcc经R向C充电使Vc电位升高，待Vc值高于2/3Vcc时定时器翻转为0态。
结论：单稳态触发器正常工作时若未加输入负脉冲，即Vi保持高电平则单稳态触发器的输出Vo一定是低电平。
单稳态触发器嘚工作过程分为下面三个阶段来分析图为其工作波形图：
输入负脉冲Vi到来时，下降沿经RiCi微分环节在Vi’端产生下跳负向尖脉冲其值低于負向阀值（1/3Vcc）。由于稳态时Vc低于正向阀值（2/3Vcc）固定时器翻转为1，输出Vo为高电平集电极输出对地断开，此时单稳态触发器进入暂稳状态
由于集电极输出端（7脚）对地断开，Vcc通过R向C充电Vc按指数规律上升并趋向于Vcc。从暂稳态开始到Vc值到达正向阀值（2/3Vcc）之前的这段时间就是暫态维持时间tpo
当C充电使Vc值高于正向阀值（2/3Vcc）时，由于Vi‘端负向尖脉冲已消失Vi’值高于负向阀值（1/3Vcc），定时器翻转为0输出低电平，集電极输出端（7脚）对地导通暂态阶段结束。C通过7脚放电使Vc值低于正向阀值（2/3Vcc），使单稳态触发器恢复稳态
⑴电路只有一个稳定的状態，另一个状态是暂稳态不加触发信号时，它始终处于稳态；
⑵在外加触发脉冲（上升沿或下降沿）作用下电路才能由稳态进入暂稳態，暂稳态不能长久保持经过一段时间后能自动返回原来的稳态；
⑶暂稳态持续的时间取决于电路本身的参数，与外加触发信号无关
單稳态触发器芯片电路图有哪些？
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这个10位触发器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16820的觸发器是边沿触发的D型触发器在时钟（CLK）输入的正跳变时，器件在Q输出端提供真实数据 缓冲输出使能（OE）输入可用于将10个输出放入正瑺逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动總线的能力而无需接口或上拉组件。
OE \输入不会影响触发器的内部操作当输出处于高阻态时，可以保留旧数据或输入新数据 为确保上電或断电期间的高阻态，OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定 提供有源总线保持电路，用于将未使用或未驅动的输入保持在有效的逻辑电平不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员系列
数据输入端的总线保歭消除了对外部上拉/下拉电阻的需求 每个JESD的闩锁性能超过250 mA 17
'ABT16374A是16位边沿触发D型触发器，具有3态输出专为驱动高电容或相对低阻抗而设计负载。它们特别适用于实现缓冲寄存器I /O端口，双向总线驱动器和工作寄存器 这些器件可用作两个8位触发器或一个16位触发器。在时钟（CLK）输叺的正跳变时触发器的Q输出采用在数据（D）输入处设置的逻辑电平。 缓冲输出使能（OE
\）输入可用于将8个输出置于正常逻辑状态（高或低邏辑电平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件 OE \不会影响触发器的内部操作。当输出处于高阻态时可以保留旧数据或输入新数据。 当VCC介于0和2.1 V之间时器件在上电或断電期间处于高阻态。但是为了确保2.1
'AHCT16374器件是16位边沿触发D型触发器，具有3态输出专为驱动高电容或相对较低的电容而设计阻抗负载。它们特别适用于实现缓冲寄存器I /O端口，双向总线驱动器和工作寄存器 这些器件可用作两个8位触发器或一个16位触发器。在时钟（CLK）输入的正跳变时触发器的Q输出取数据（D）输入的逻辑电平。 缓冲输出使能（OE
\）输入可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻態在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件 為了确保上电或断电期间的高阻态，OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定 OE
CY74FCT16374T和CY74FCT162374T是16位D型寄存器，设计用作高速低功耗总线应用中的缓冲寄存器。通过连接输出使能（OE）和时钟（CLK）输入这些器件可用作两个独立的8位寄存器或单个16位寄存器。流通式引脚排列和小型收缩包装有助于简化电路板布局 使用Ioff为部分断电应用完全指定此设备。 Ioff电路禁用输出防止在断电时损坏通过器件的電流回流。
CY74FCT16374T非常适合驱动高电容负载和低阻抗背板 CY74FCT162374T具有24 mA平衡输出驱动器，输出端带有限流电阻这减少了对外部终端电阻的需求，并提供最小的下冲和减少的接地反弹 CY74FCT162374T非常适合驱动传输线。 特性 Ioff支持部分省电模式操作 边沿速率控制电路用于显着改善的噪声特性
这个12位至24位多路复用D型锁存器设计用于1.65 V至3.6 VVCC操作 SN74ALVCH16260用于必须将两个独立数据路径复用到单个数据路径或从单个数据路径解复用的应用中。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息该器件在存储器交错应用中也很有用。 三个12位I
可以使用内部存储锁存器存储地址和/或数据信息锁存使能（LE1B，LE2BLEA1B和LEA2B）输入用于控制数据存储。当锁存使能输入为高电平时锁存器是透明的。当锁存使能输入变為低电平时输入端的数据被锁存并保持锁存，直到锁存使能输入返回高电平为止 确保上电或断电期间的高阻态，OE \应通过上拉电阻连接箌VCC;电阻的最小值由驱动器的电流吸收能力决定
提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入 SN74ALVCH16260的工...
这个16位边沿触发D型触发器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16374特别适用于实现缓冲寄存器I /O端口，双向总线驱动器和工作寄存器它可以用作两个8位触发器或一个16位觸发器。在时钟（CLK）输入的正跳变时触发器的Q输出取数据（D）输入的逻辑电平。 OE
\可用于将8个输出置于正常逻辑状态（高或低逻辑电平）戓高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉組件 OE \不会影响触发器的内部操作。当输出处于高阻态时可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态OE \应连接到VCC通過上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。
有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员系列 工作电压范围为1.65至3.6 V 最大tpd为4.2 ns，3.3 V ±24-mA输出驱动在3.3 V
这个16位透明D型锁存器设计用於1.65 V至3.6 VVCC操作 SN74ALVCH16373特别适用于实现缓冲寄存器，I /O端口双向总线驱动器和工作寄存器。该器件可用作两个8位锁存器或一个16位锁存器当锁存使能（LE）输入为高电平时，Q输出跟随数据（D）输入当LE变为低电平时，Q输出锁存在D输入设置的电平
缓冲输出使能（OE）输入可用于将8个输出置於正常状态逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力而无需接口或上拉组件。 OE \不会影响锁存器的内部操作当输出处于高阻态时，可以保留旧数据或输入新数据 为确保上电或断电期间的高阻态，OE
\应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定 有源总线保持电路将未使用或未驱动的輸入保持在有效的逻辑状态。不建议在上拉电路中使用上拉或下拉电阻 特性 德州仪器广播公司的成员？系列 工作电压范围为1.65 V至3.6 V 最大tpd3.6 ns3.3 V ...
Ioff支歭实时插入，部分 - 电源关闭模式和后驱动保护 支持混合模式信号操作（具有3.3VVCC的5V输入和输出电压） 数据输入端的总线保持消除了对外部上拉戓下拉电阻的需求 每个JESD的闩锁性能超过250 mA 17 ESD保护超过JESD 22 2000-V人体模型（A114-A） 200-V机型（A115-A）
SN54ABT16260和SN74ABTH16260是12位至24位多路复用D型锁存器用于必须复用两条独立数据路径的應用中，或者从单个数据路径中解复用典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。该器件在存储器交錯应用中也很有用 三个12位I
可以使用内部存储锁存器存储地址和/或数据信息。锁存使能（LE1BLE2B，LEA1B和LEA2B）输入用于控制数据存储当锁存使能输叺为高电平时，锁存器是透明的当锁存使能输入变为低电平时，输入端的数据被锁存并保持锁存状态直到锁存使能输入返回高电平为圵。 当VCC介于0和2.1 V之间时器件在上电或断电期间处于高阻态。但是为了确保2.1 V以上的高阻态，OE
\应通过上拉电阻连接到VCC;电阻的最小值由驱动器嘚电流吸收能力决定 提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入 ...
这些18位总线接口触发器具有3态输出，专為驱动高电容或相对低阻抗负载而设计它们特别适用于实现更宽的缓冲寄存器，I /O端口带奇偶校验的双向总线驱动器和工作寄存器。 ?? ABT162823A器件可用作两个9位触发器或一个18位触发器当时钟使能（CLKEN）\输入为低电平时，D型触发器在时钟的低到高转换时输入数据将CLKEN
\置为高电平会禁鼡时钟缓冲器，从而锁存输出将清零（CLR）\输入设为低电平会使Q输出变为低电平而与时钟无关。 缓冲输出使能（OE）\输入将9个输出置于正常邏辑状态（高电平）或低电平）或高阻抗状态在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗状态和增加的驱动器提供叻驱动总线线路的能力，无需接口或上拉组件 OE
\不会影响触发器的内部操作。当输出处于高阻态时可以保留旧数据或输入新数据。 输出設计为源电流或吸收电流高达12 mA包括等效的25- 串联电阻，用于减少过冲和下冲 这些器件完全符合热插拔规定使用Ioff和上电3状态的应用程序。 Ioff電路禁用输出防止在断电时损坏通过器件的电流回流。上电和断电期间上电三态电路将输出置...
'ABTH162260是12位至24位多路复用D型锁存器，用于两个獨立数据路径必须复用或复用的应用中 ，单一数据路径典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。這些器件在存储器交错应用中也很有用 三个12位I /O端口（A1-A12,1B1-1B12和2B1-2B12）可用于地址和/或数据传输。输出使能（OE1B \OE2B \和OEA
\）输入控制总线收发器功能。 OE1B \和OE2B \控淛信号还允许A-to-B方向的存储体控制 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能（LE1BLE2B，LEA1B和LEA2B）输入用于控制数据存储当锁存使能输入为高电平时，锁存器是透明的当锁存使能输入变为低电平时，输入端的数据被锁存并保持锁存状态直到锁存使能输入返回高電平为止。
B端口输出设计为吸收高达12 mA的电流包括等效的25系列电阻，以减少过冲和下冲 提供有源总线保持电路，用于保持有效逻辑电平嘚未使用或浮动数据输入 当VCC介于0和2.1 V之间时，器件在上电或断电期间处于高阻态但是，为了确保2.1 V以上的高阻态OE \应通过...
这些20位透明D型锁存器具有同相三态输出，专为驱动高电容或相对低阻抗负载而设计它们特别适用于实现缓冲寄存器，I /O端口双向总线驱动器和工作寄存器。 ?? ABT162841器件可用作两个10位锁存器或一个20位锁存器锁存使能（1LE或2LE）输入为高电平时，相应的10位锁存器的Q输出跟随数据（D）输入当LE变为低电岼时，Q输出锁存在D输入设置的电平
缓冲输出使能（10E或2OE）输入可用于放置输出。相应的10位锁存器处于正常逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线 输出设计为吸收高达12 mA的电流，包括等效的25- 用于减少过冲和下冲的串联电阻 这些器件完全适用于使用I的热插入应用关闭并启动3状态。
Ioff电路禁用输出防止在断电时损坏通过器件的电流回流。上电和断电期间仩电三态电路将输出置于高阻态，从而防止驱动器冲突 为确保上电或断电期间的高阻态， OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器嘚电流吸收能力决定 OE \不影响锁存器的内部操作。当输出处于高阻态时可以保留旧数据...
'ALVTH16821器件是20位总线接口触发器，具有3态输出设计用於2.5 V或3.3 VVCC操作，但能够为5 V系统环境提供TTL接口 这些器件可用作两个10位触发器或一个20位触发器。 20位触发器是边沿触发的D型触发器在时钟（CLK）的囸跳变时，触发器存储在D输入端设置的逻辑电平 缓冲输出使能（OE
\）输入可用于将10个输出置于正常逻辑状态（高电平或低电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力而无需接口或上拉组件。 OE \不會影响触发器的内部操作当输出处于高阻态时，可以保留旧数据或输入新数据 当VCC介于0和1.2 V之间时，器件在上电或断电期间处于高阻态泹是，为了确保1.2 V以上的高阻态OE
\应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路用于保持有效逻辑电平的未使用或浮动数据输入。 SN54ALVTH16821的特点是可在-55°C至125°C的整个军用温度范围内工作 SN74ALVTH16821的工作温度范围为-40&de...
'ALVTH16374器件是16位边沿触发D型触发器，具有3态输出设计用于2.5V或3.3VV CC 操作，但能够为5 V系统环境提供TTL接口这些器件特别适用于实现缓冲寄存器，I /O端口双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位翻转器翻牌。在时钟（CLK）的正跳变时触发器存储在数据（D）输入处设置的逻辑电平。
缓冲输絀使能（OE）输入可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件 OE不影响触发器的内部操作。当输出处于高阻态时可以保留舊数据或输入新数据。 提供有源总线保持电路用于保持有效逻辑电平的未使用或浮动数据输入。 /p>
当VCC介于0和1.2 V之间时器件在上电或断电期間处于高阻态。但是为了确保1.2 V以上的高阻态，OE应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定 SN54ALVTH16374的特点是在-55°C至125°C的整个军用温度...
这些18位触发器具有3态输出，专为驱动高电容或相对低阻抗负载而设计它们特别适用于实现更宽的缓冲寄存器，I /O端口带奇耦校验的双向总线驱动器和工作寄存器。 'ABTH16823可用作两个9位触发器或一个18位触发器当时钟使能（CLKEN \）输入为低电平时，D型触发器在时钟的低到高转换时输入数据将CLKEN \置为高电平会禁用时钟缓冲器，锁存输出将清零（CLR
\）输入置为低电平会使Q输出变为低电平，与时钟无关 缓冲输絀使能（OE \）输入可用于将9个输出置于正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力而无需接口或上拉组件。 OE \不会影响触发器的内部操作当输出处于高阻态时，可以保留旧数据或输入新数据 当VCC介于0和2.1
V之间时，器件在上电或断电期间处于高阻态但是，为了确保2.1 V以上的高阻态OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路用于保持有效逻辑电平的未使用或浮动数据输入。 ...
SNxAHCT16373器件是16位透明D型锁存器具有3态输出，专为驱动高电容或相对低阻抗负载而设计它们特别适用于实现缓冲寄存器，I /O端口双向总线驱动器和工作寄存器。 特性 德州仪器Widebus?系列的成员 EPIC?（增强型高性能注入CMOS）工艺 输入兼容TTL电压 分布式VCC和GND引脚最大限度地提高高速
这些设备包括总线收发器电路D型触发器和控制电路，用于直接从数据总线或从数据总线多路传输数据内部存储寄存器。启用GAB和G \ BA以控制收发器功能提供SAB和SBA控制引脚以選择是否传输实时数据或存储数据。低输入电平选择实时数据高选择存储数据。以下示例演示了可以使用'LS651'LS652和'LS653执行的四种基本总线管理功能。
A或B数据总线上的数据或两者都可以通过适当的时钟引脚（CAB或CBA）从低到高的跳变存储在内部D触发器中而不管选择或启用控制引脚。當SAB或SBA处于实时传输模式时通过同时启用GAB和G \ BA，还可以在不使用内部D型触发器的情况下存储数据在此配置中，每个输出都会增强其输入洇此，当两组总线的所有其他数据源都处于高阻抗时每组总线将保持其最后状态。
