yield；Verilog generatee ；Verilog generateor 这英语怎么读？

来源：蜘蛛抓取(WebSpider) 时间：2019-10-18 12:22 标签： generate

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生成语句可以动态的生成verilog代码當对矢量中的多个位进行重复操作时，或者当进行多个模块的实例引用的重复操作时或者根据参数的定义来确定程序中是否应该包含某段Verilog代码的时候，使用生成语句能大大简化程序的编写过程

（1) 必须有genvar关键字定义for语句的变量。

（2）for语句的内容必须加begin和end（即使就一句）

（3）for语句必须有个名字。

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