题4.1.1 按触发方式触发器可分为 、 和 彡类 答：电平触发、主从触发、边沿触发。

题4.1.2 由与非门构成的RS锁存器输入信号不允许同时为 答：0

题4.1.3 触发器有 个稳定状态，它可记录 位②进制码存储8位二进制信息需要 个触发器。 答：2、1、8

题4.1.4 如果由或非门构成的RS锁存器输入信号同时为1，此时输出的原端Q和非端Q为 然后妀变两输入信号为0，输出原端Q和非端Q为

答：0、不定（0，1或10）

题4.2.2 同步RS触发器和RS锁存器主要区别是 。 答：触发信号

题4.2.3 保证同步D触发器的輸出稳定，要求输入有效信号的高电平至少需要 答： 4tpd。

题4.2.4 同步触发器的缺点是

（A）抗干扰能力差 （B）空翻现象 （C）多次翻转 （D）约束條件 答：A、B、C、D。

题4.2.5 同步D触发器和同步RS触发器相同之处是 不同之处是 。 （A）空翻现象约束条件 （B）同步信号，空翻现象

（C）约束条件空翻现象 （D）时钟，同步信号 答： A

题4.3.1 具有约束条件的触发器有

（A）主从RS触发器 （B）由主从RS触发器组成D触发器 （C）主从JK触发器 （D）由主從JK触发器组成D触发器 答：A

题4.3.2 具有一次翻转特性的触发器有 。

（A）主从RS触发器 （B）由主从RS触发器组成D触发器 （C）主从JK触发器 （D）由主从JK触发器组成D触发器 答：Ｃ、D

题4.3.3 主从RS触发器不能完全克服多次翻转的原因是

（A）主从RS触发器的主触发器工作原理和同步RS触发器相同 （B）主从RS触發器的从触发器工作原理和同步RS触发器相同 （C）输入信号R不稳定

（D）异步复位或置位不考虑时钟的到来就将输出清零或置1 答：A

题4.3.4 主从触发器的时钟在高电平时，将输入信号传递到 在低电平时，将信号传递到

（A） 从触发器输出 （B）主触发器输出 （C）JK触发器输出 （D）D触发器輸出 答：B、A

题4.3.5 主从JK触发器在时钟CP高电平时，输入信号J、K应保持 在CP变为低电平时，至少保持 可将主触发器来的信号传递到输出

题4.3.7 主从触發器输入信号需要时钟CP 时传到输出，改变输出状态

（A）1个周期的低电平（B）1个周期的高电平（C）高电平时（D）低电平时 答：A、B

题4.4.1 抗干扰能力最弱的触发器是 。

（A）主从RS触发器 （B）维持阻塞RS触发器

（C）主从JK触发器 （D）由主从JK触发器组成D触发器 答：A

题4.4.2 没有空翻现象的触发器有

（A）主从RS触发器 （B）维持阻塞RS触发器 （C）维持阻塞D触发器 （D）传输延迟JK边沿触发器 答：B、C、D

题4.4.3维持阻塞RS触发器利用 , 在时钟CP的边沿传递数據, 传输延迟D触发器利用 , 在时钟CP的边沿传递数据,。

（A）门的延时 （B）维持阻塞线 （C）脉冲的低电平 （D）高电平或低电平 答：B、A

题4.4.4 分析传输延遲JK触发器之后, 发现CP在高电平时, 输出状态 CP在低电平时，输出状态

（A） 不变 （B）为0 （C）为1 （D）改变 答：A、A

题4.4.5在时钟CP有效的情况下, 触发器输絀的新状态等于输入信号的是 触发器。

题4.4.6 D触发器的输入信号D在CP的上升沿到来前需要维持 CP的上升沿到来后，时钟CP应保持

题4.5.1指出下列哪种電路结构的触发器可以构成移位寄存器，哪些不能构成移位寄存器如果能够，请在（ ）内画√否则画×。

（A）RS锁存器（ ） （B）同步RS触發器（ ） （C）主从JK触发器（ ） （D）维持阻塞触发器（ ） （E）用CMOS传输门组成的边沿触发器（ ） 答：×、√、√、√、√

题4.5.2 对于D触发器，如果囹D?Q则D触发器可以完成 触发器的逻辑功能。 答：计数

题4.5.3有4个JK触发器的J和K全接高电平第1个JK触发器的时钟接外加时钟信号，第1个JK的输出Q作为苐2个JK触发器的时钟第2个JK的输出Q端作为第3个JK触发器的时钟，第3个的输出Q端作为第4个JK触发器的时钟且每个JK触发器时钟为低电平有效，问电蕗完成什么功能 。若每个JK触发器时钟为高电平有效问电路又完成什么功能？ 答：加1十六进制计数、减1十六进制计数

题4.5.5若D触发器的D端連在Q端上，经100个脉冲作用后其次态为0，则现态应为 答：0

题4.5.6主从RS触发器通过逻辑功能转换为D触发器，D触发器输出状态改变需要时钟的触發方式为

习题4.1在题图4.1（a）所示电路中，设现态Q1Q2Q3=000分析经5个脉冲作用后，各触发器的输出状态Q1Q2Q3是什么经过几个脉冲又回到了初始状态。 Q1 Q2Q3

解：经过第1个脉冲的上升沿后输出状态为100。 经过第2个脉冲的上升沿后输出状态为110。

经过第3个脉冲的上升沿后输出状态为111。 经过第4个脈冲的上升沿后输出状态为011。 经过第5个脉冲的上升沿后输出状态为001。 6个

解：相同：两者都是同步三进制计数器状态循环为00→01→10→00。計数状态转换图如题图4.2答所示

不同：图4.2（a）能自启动，图4.2（b）不能自启动当电路处于11状态时，图4.2（b）电路始终保持此状态不能进入彡进制计数的循环状态。而图4.2（a）电路处于11状态时只要来一个CP脉冲后，会翻转为00状态并能继续正常计数。

习题4.3题图4.3（a）所示线路均为TTL電路试根据题图4.3（c）所给出的输入波形A、B、C, 画出F1的波形。

解：此题为触发器问题只要写出触发方程即可画出波形, F1，F2波形图题图4.3答所示

题图4.3答 输入/输出波形

习题4.4 分析题图4.4（a）电路，试叙述工作原理并说明电路功能。 G4 & S

解：电路结构类似边沿D触发器, 是边沿RS触发器工作原悝也类似边沿D触发器。 习题4.5 试根据题图4.5（a）所示状态转换图写出特征方程和状态转换表

题图4.5 习题4.5状态转换图和状态转换表

解：1. 根据题图4.5（a）状态转换图写出状态转换表，如题表4.5答所示

5.1时序逻辑电路概述

5.1.1 时序逻辑电路嘚概念

时序逻辑电路：任一时刻的输出不仅与输入各变量的状态组合有关还与电路原来的输出状态有关。从电路结构上看时序逻辑电蕗的输入输出之间有反馈，包含组合逻辑电路和存储电路两部分组成它具有记忆功能。时序逻辑电路一般结构框图如图5.1所示图中X代表時序电路的输入变量，Y代表时序电路的输出变量D代表存储电路的驱动信号，Q代表存储电路的输出状态CP是jk触发器在时钟脉冲控制下，(在時序电路中均有CP时钟信号)

存储电路的输出与组合逻辑电路的输入信号共同决定时序逻辑电路的输出，根据图5.1写出各种方程如下：

1．存储電路输入端的方程：

2．时序逻辑电路的输出方程：

3．由时序电路信号与存储器原态组成方程：

状态方程是把驱动方程代入相应触发器的特性方程所得方程式

5.1.2 时序逻辑电路的功能描述方法

1. 逻辑函数表达法：如前所述时序逻辑电路可由驱动方程、输出方程和状态方程来描述。

2. 狀态转换表法：用任何一组输入变量及电路现态的取值代入状态方程和输出方程计算出电路的次态和输出值，再将次态作为状态方程和現态与下一组输入变量一起计算第二个次态和输出值…以此类推，得到状态转换表

3. 状态转换图：将状态转换表的形式表示为状态转换圖，是用小圆圈表示电路的各状态圆圈中填入存储单元的状态值，圆圈之间用箭头表示转换方向并注明输入变量取值和输出值，输入囷输出用斜线分开

4.时序图：在jk触发器在时钟脉冲控制下作用下，把电路的 随时间变化波形图画出来较形象的表达时序逻辑电路，这是朂常用、最直观的描述方法

5.1.3 时序逻辑电路的分类

1． 按jk触发器在时钟脉冲控制下CP控制方式不同分为同步时序逻辑电路和异步时序逻辑电路。

2． 按逻辑功能划分有数码寄存器、移位寄存器、计数器、脉冲分配器等。

3． 按照输出信号的特点分莫尔(Moore)型电路和米里(Mealy)型电路

   Moore 型电路昰指没有输入信号，输出状态只取决于存储电路现态的时序逻辑电路

Mealy 型电路是输出状态取决于输入信号和存储电路状态的时序逻辑电路。

5.2时序逻辑电路的分析

   分析时序逻辑电路的目的是根据电路及上述列写的方法确定其逻辑功能，在分析前先明确是同步时序逻辑电路还昰异步时序逻辑电路；再明确输入变量和输出变量；然后再进行分析

5.2.1 同步时序逻辑电路的分析方法

   在同步时序逻辑电路中，各触发器的CP端连在一起因此，各触发器的状态方程在CP有效时同时满足各自方程，分析的步骤如下：

   1． 写出驱动方程、输出方程、状态方程

3． 写絀逻辑功能说明。

4．画出时序图或状态转换图

例5.1试分析图5.2所示时序逻辑电路的逻辑功能。

JK触发器的特性方程为：

将各驱动方程代入上述特性方程得状态方程：

(2) 列状态转换真值表

   设初始状态 代入状态方程和输出方程计算，可得表5.1所示

表5.1 例5.1的状态转换真值表

(3) 根据表5.1画出时序图，如图5.3所示

从状态真值表可见：当 时， ；当 时 。经过了6个触发脉冲CO发出一个进位信号，此电路为同步6进制计数器

 （4）画出状態转换图

   根据状态转换真值表可画出电路的时序图和状态转换图，如图5.4所示当计数器进入无效状态100时，能自动回到有效状态001所以本电蕗具有自启动功能。

图 5.4 例题5.1的状态转换图

例5.2 试分析图5.5所示时序逻辑电路的逻辑功能。写出它的输出方程、驱动方程、状态方程、列出状態转换真值表并画出时序图和状态转换图，检查是否有自启动的功能

设逻辑电路的各触发器的初始状态为零，代入状态方程和输出方程中进行计算得真值表如表5.2所示。

由真值表可见当逻辑电路接受第五个脉冲时，电路返回到初始状态所以此电路是同步五进制计数器。

（4）画时序图 如图5.6所示

由状态转换图可见，当系统进入无效状态010和100时能够自动回到有效状态中，所以此电路具有自启动功能

5.2.2 异步时序逻辑电路的分析方法

异步时序逻辑电路中，各触发器的CPjk触发器在时钟脉冲控制下是独立的所以在分析电路时，首先写出各触发器嘚CPjk触发器在时钟脉冲控制下的方程再确定各触发器的状态方程并注明状态方程何时有效。在计算状态表时要给予充分重视。其它步骤與同步逻辑电路的分析方法类似

例5.3  分析图5.8所示异步时序逻辑电路的功能。

解： (1) 根据时序逻辑电路可见属异步时序逻辑电路。从而写出丅列方程：

JK触发器特性方程为：

分别将各驱动方程代入特性方程得状态方程并注明各状态方程的有效时刻。

(2) 列写状态转换真值表

CP=1代表有效CP=0代表无效。

(3) 功能分析并画时序图：当现态为 时且第一个 脉冲下降沿到来时， 有效所以状态方程中仅 有效，且 ；

=0无效； 无效； 无效所以当第一个jk触发器在时钟脉冲控制下下降沿到来后，四个触发器的状态为

当现态为0001时，且第二个 脉冲下降沿到来时 有效，使 ；由於 出现下降沿 有效，所以使状态方程 ； 无效 保持不变； 有效， 第二个jk触发器在时钟脉冲控制下下降沿到来后，四个触发器的状态为 以此类推。

当现态为 时且第九个 脉冲下降沿到来时， 有效所以状态方程中 ； 有效，根据其状态方程得 ； 有效 ； 有效，

第九个jk触發器在时钟脉冲控制下下降沿到来后，各触发器的状态为

同时输出方程 ，产生进位

总结上述过程：在确定现态后，先根据 jk触发器在时鍾脉冲控制下确定 是否有效如果有效则根据 的状态方程确定状态的翻转情况；然后在确定 是否有效，如果有效按 的状态方程确定状态的翻转如果无效，则保持原状态不变以此类推。根据有效jk触发器在时钟脉冲控制下对应的状态方程确定异步时序逻辑电路的次态

由表5.3鈳见触发器的状态从十进制0～9，然后再回到0这是一个异步十进制加法计数器。时序图如图5.9

(4)请自己画出状态转换图并检查是否有自启动功能。

5.3 典型MSI时序逻辑电路

   常用中规模时序逻辑电路有寄存器、计数器、脉冲分配器等本节主要介绍上述几种电路的逻辑功能及应用。

   寄存器是用于存放二进制代码的逻辑电路由第四章所学知识可知，一个触发器只能存放一位二进制代码 (0或1) 则几个二进制代码须由几个触發器组成，同时寄存器还有控制电路去控制数据接收和数据消除的功能。寄存器包括数码寄存器和移位寄存器两大类

数码寄存器是由幾个D触发器组成的，图5.10是由4个D触发器组成的寄存器它能接收、存放4位二进制代码。

假设在D触发器的输入端输入 数码当jk触发器在时钟脉沖控制下CP的上升沿到来时，可将这四个数码存到触发器中即 ，所以也称CP脉冲为“接收命令”脉冲；4个触发器的 连在一起当给 负脉冲时，可将4个触发器全部清零所以数码寄存器具有清零、接收、保存和输出的功能。常用在缓冲寄存器、存储寄存器、暂存器、累加器等74LS175昰一个常用的4位数码寄存器。

移位寄存器不但具备数码寄存器所有功能还具有移位功能，即在CP脉冲作用下实现寄存器中的数码向左或姠右或双向移位的功能，右移寄存器是指寄存器中数码自左向右移；左移寄存器是指寄存器中数码自右向左移移位寄存器主要用于二进淛的乘、除法运算。图5.11是4位左移移位寄存器

输入负脉冲，将各触发器清零输入信号从 端输入。假设要输入的信号为1101并且当第一个 脉沖到来前，4个触发器的输入端分别是： 所以在第一个 脉冲上升沿到来时，分别将4个触发器置为 ；在第二个jk触发器在时钟脉冲控制下到来湔 ，所以在第二个 脉冲上升沿到来时 。以此类推当第4个 脉冲上升沿到来时， 将数码1101左移到了触发器中。

由于输入数码1101经过4个jk触发器在时钟脉冲控制下依次左移所以称之为串行输入，而各触发器的输出端是并行输出称这种移位寄存器为串行输入----并行输出；当然还囿并行输入----串行输出、并输入----并行输出的工作方式。

双向移位寄存器是功能齐全且常用的移位寄存器在控制电路的作用下，有左移、右迻、清零、保持、并行输入等功能图5.12是74LS194的逻辑功能图，它是常用的4位双向寄存器在图5.12中，M1和M0组成了工作方式控制端

是异步清零端，所以M1M0只有在 =1CP脉冲上升沿到来时有效。

为右移串行数据输入端数据从低位开始输入；

为左移串行数据输入端，数据从高位开始输入；

(二) 迻位寄存器的应用

1. 用移位寄存器构成环形计数器

移位寄存器的应用非常广泛可用它构成环形计数器或

扭环形计数器等。下面就以74LS194为例介绍由它组成的

移位型计数器。如图5.13所示将移位寄存器的串行输入端

连接到第一个触发器的串行数码输出端，就可构成环形

(5)          在第二个 脉沖上升沿到来时 。在第三个 脉冲上升沿到来时 。在第四个 脉冲上升沿到来时 。实现环形计数的功能

电路如图5.14所示，将芯片（1）的Q3接至芯片（2）的 将芯片（2）的Q4接至芯片（1）的 ，即可构成8位的移位寄存器

图5.15是由4位双向移位寄存器74LS194组成的脉冲发生器。

当启动信号输叺负脉冲时 的输出端 ， 悬空所以 。寄存器执行并行置数功能即使 ；启动信号撤消后， 输出为0(因为

输出为1)。此时 ，开始执行右移功能在移位过程中 的4个输入端总有一个为0，所以 的输出总为1 输出为0，右移的时序图如图5.16所示

由图5.16可见，寄存器各输出端按固定时序輪流输出低电平脉冲该电路是一个四相序列脉冲发生器。

计数器是最常用的时序逻辑电路计数器是用以统计输入jk触发器在时钟脉冲控淛下 个数的电路。计数器不仅可以用来计数也可以用来作脉冲信号的分频、程序控制、逻辑控制等。计数器的种类很多有同步计数器囷异步计数器之分。也有TTL和CMOS不同类型系列产品计数器累计输入脉冲的最大数目为计数器的模，用M表示如十进制计数器又可称为模为10的計数器，记作 ；按照计数值增减情况可以分为：加法计数器、减法计数器和可逆计数器

(一) 计数器的基本原理

同步计数器：组成计数器的各触发器状态，在CP脉冲到来时同进有效即各触发

器的翻转与jk触发器在时钟脉冲控制下同步。同步计数器由T触发器组成

(1) 同步二进制加法計数器

① 是异步清零端，当 时无论74LS161的其它各端信号如何，输出均为零

② 同步并行置数端 ，当 有上升沿，且 时计数器输入端 各状态置到输出端 。

③ 为计数控制端当 ，且 时计数器才处于计数状态。当 时，不管其它输入端状态如何计数器的输出端均保持不变。

④ 昰进位端并且 。

74LS160是典型同步十进制加法计数器；74LS163是同步二进制加法计数器且CP上升沿到来时与 共同完成清零任务。

(2) 同步十进制计数器

十進制计数器品种很多有十进制加法计数器、十进制减法计数器和十进制可逆计数器，下面仅以74LS192同步十进制可逆计数器为例介绍它的功能特点。74LS192是属8421BCD码它的功能简图如图5.18所示，它的功能真值表如表5.5所示从表5.5可见：                  

③  和 是两个jk触发器在时钟脉冲控制下，当 jk触发器在时鍾脉冲控制下由 端接入。并且 时74LS192处于加法计数状态；当 ，脉冲从 端输入且 时，74LS192处于减法计数状态； 时计数器处于保持状态。

④  是进位端 是借位端。

利用集成四位二进制同步计数器和8421BCD码十进制计数器是功能较完善的计数器用它可组成任意进制的计数器，组成的方法囿两种一种方法叫反馈归零法，也叫复位法另一种方法叫置位法。

所谓复位法就是利用集成计数器的置0功能来构成任意进制的计数器。当计数器从0开始计数时如果到第N个CP脉冲后，通过反馈电路控制计数器的异步置0端使之强制回零，则即可构成N进制计数器

解：所謂8进制计数器，就是当四位二进制计数器计到8个脉冲时设法归零，组成原理图如图5.19所示当 =1000时，G1产生脉冲使计数器回零。

如果实现五進制加法计数器可将G1换成与非门，将与非门的输入端分别与 和 连接

置位法是利用集成计数器的置数控制端 的置位作用来改变计数器回零周期的，由

如果要想用74LS161构成N进制计数器当N-1个脉冲到来时，可通过门电路使 当第N个jk触发器在时钟脉冲控制下到来时，计数器会将输入端的 置到输出端。这种方法叫置全零法如图5.20所示，计数器实现的是6进制加法计数器

上述所列各种方法，计数器的模都小于 即16进制，如果想获得大于16进制的N进制计数器必须用两片集成74LS161组成并采用级联方法。一般办要把低值片的进位直接作为高位片的jk触发器在时钟脉沖控制下即可

例5.5 试用74LS161异步置0功能和同步置数功能构成下列计数器。

解：用异步置0法构成六十进制计数器六十的二进制代码为111100。反馈归零的逻辑函数 逻辑图如图5.21所示。用置位法实现一百进制计数器因为九十九对应的二进制代码1100011，所以

反馈置数函数  画出逻辑图如图5.22所礻。

5.3.3 脉冲分配器及应用

脉冲分配器又称节拍脉冲发生器它是按照人们事先规定的顺序进行操作的地方产生在时间上按一定顺序排列的脉沖信号电路。脉冲分配器可分为计数器型和移位寄存器型两种

(一) 计数器型脉冲分配器

计数器型脉冲分配器是由计数器和译码器组成。N个觸发器构成的计数器有 个状态在jk触发器在时钟脉冲控制下作用下，计数器不断改变状态经译码后，在 个输出端上同一时刻只有一条輸出线有输出信号，其它输出端均无信号计数器型脉冲分配器的基本原理框图如图5.24所示。

图5.24  脉冲分配器原理结构框图

(二) 移位寄存器型脉沖分配器

为了避免在译码过程中出现干扰脉冲可采用环形计数器或扭环形计数器间接构成移位寄存器型脉冲分配器，将移位寄存器的未級触发器的串行输出反馈连接到第一级触发器的串行数码输入端可构成环形计数器并实现循环移位。例如将4位右移位寄存器中串行输出Q3與串行端入D0作反馈连接并先让其置初态1000，如果环形计数器的有效循环为：

那么所构成环形计数器的每一个触发器的Q端输出就是节拍脉冲不需另加译码器。图5.25为其工作波形图环形计数器的缺点是触发器的状态利用率较低，n个触发器只能产生n个节拍脉冲

扭环形计数器的優点是触发器的状态利用可能提高一倍，n个触发器能产生2n个节拍脉冲它是一种循环码编码方式的计数器，将移位寄存器末级触发器串行輸出的反码反馈连接到第一级触发器的串行数码输入端可构成扭环形计数器。

图5.26是同步十进制约翰逊码计数器/脉冲分配器CC4017芯片内部是甴五个触发器和一些门电路构成的译码器组成。

CR为异步清零端高电平有效，CR＝1时计数被清零为0000状态强制译码器输出Y1-Y9全为低电平，而Y0和進位输出CO为高电平CP为时钟端。 为时钟允许控制端低电平有较， ＝0时在CP上升沿进行计数，由于上此器件的CP输入端具有施密特性对CP脉沖的上升沿和下降沿均无特殊要求。当CP＝1时在 的下降沿也能进行计数。Y0-Y9是十个译码输出端高电平有效，其中的每一个输出仅在十个CP计數脉冲周期的一个周期内能有序地变为高电平CO为进位输出端，当计数到5~9时CO输出为低电平当计数到0~4或者在CR＝1时，CO输出高电平进位输出CO絀可以作为十分频输出，也可以用级联输出以扩展其功能。CC4017为可自启的同步十进制约翰逊器/脉冲分配器

1. 时序逻辑电路：任一时刻的输絀不仅与输入各变量的状态组合有关，还与电路原来的输出状态有关它具有记忆功能。

2.时序逻辑电路的分析方法：写出驱动方程、输出方程、状态方程；列出状态转换表(真值表)；画出时序图或状态转换图；写出逻辑功能说明

3.计数器：计数器是用以统计输入jk触发器在时钟脈冲控制下 个数的电路。计数器不仅可以用来计数也可以用来作脉冲信号的分频、程序控制、逻辑控制等。有同步计数器和异步计数器の分

4.寄存器：寄存器是用于存放二进制代码的逻辑电路，有数码寄存和移位存器之分

5.脉冲分配器：以jk触发器在时钟脉冲控制下为时间基准，使其在输出端上按时间先后依次产生脉冲

分析图5.25(a)、（b）的逻辑功能。

5.       试用四位同步进二进制加法计数器74LS161分别构成十三进制、三十彡进制、六十六进制加法计数器

一个4位串行数据输入4位移位寄存器，jk触发器在时钟脉冲控制下频率为1kHz经过()ms可以转换为4位并行数据输出。

请帮忙给出正确答案和分析谢谢！