一、地址总线2113和数据总线（20条）
（2）T2～T4：用作数据总线
2、A19～A16／S6～S3：地址／状态总线
（1）T1：高4位用作地址总线，存储器：高4位I／O：设置0
（2）T2～T4：表示CPU状态信息，S6：恒定低电平S5：当中断许可标志（如果在响应标志寄存器中）加上前缀时。s3s4：指示正在使用的段寄存器
（1）访问内存：使用20，地址1M存储空间
（2）访问I／O端口：使用16个A15～a0可寻址64KI／O端口
4、bhe／s7：总线高允许／状态s7
（1）t1：用作bhe，低电平有效
（2）t2～t4：状态信号s7
（3）dma模式引脚位高电阻狀态
1、Mn／MX：最小／最大模式控制线，32英尺连接＋5V时：在最小模式下，8086提供系统所需的所有控制信号接地时：最大方式，系统总线控制信号由专用的总线控制器8288提供8086把指示当前操作的状态信号（S2＃、S1＃、S0＃）送给8288，8288据此产生相应的系统控制信号
2、最大模式s2×3，s1×3s0×3：总线周期状态信号（三态，输出）
指示8086外部总线周期的操作类型。rq／gt0／rq／gt1：请求／允许总线访问控制信号（双向）qs1，qs0：指令队列状態信号（输出）用于指示8086内部BIU中指令队列的状态，锁定：总线优先锁定信号（输出三种状态），当锁输出低时外部处理器无法控制總线。
3、最小模式M／IO：存储器／IO控制信号（输出，三种状态）
当m／iox＝h时：内存，当M／IOX＝L：I／O端口时dt／r：数据传输／接收信号（输出，三种状态）当dt／r×x＝h时：写入，当dt／r×3＝l时：读取数据允许信号（输出，三种状态）在CPU访问存储器或I／O总线周期后的期间内，该信号是有效的并用作系统中总线收发器的允许信号。
4、保持：保持请求信号（输入）当外部逻辑将保持引脚设置为高功率电平时，8086在唍成当前总线周期后进入保持状态放弃总线控制权，HLDA：保持响应信号（输出）这是CPU对保持信号的响应信号，输出为低电平当HLDA信号有效时，8086的三态信号线都处于三态（高电阻）这使得外部逻辑能够控制总线。
5、ALE：地址锁定允许信号（输出）T1发出一个正脉冲，并将总線上的地址信息锁存到下降沿的地址锁存器中中断响应信号（输出，三种状态）当8086响应来自intr管脚的可屏蔽中断请求时，在中断响应期間inta变低，wr：写入控制信号（输出三种状态），当功率低时8086处于写操作。
6、控制线（公共总线）不受mn／mx的影响rd：读取控制信号（输絀，三种状态）当电源低时，CPU正在读取数据就绪：等待状态控制信号，也称为就绪信号（输入）就绪＝H：CPU等待，就绪＝L：外设就绪INTR：中断请求信号（输入），高电平表示有中断请求
7、测试控制信号（输入），CPU测试高电平继续等待，低电平离开等待复位：复位信号（输入），高级系统将内部标志寄存器fr、段寄存器、指令指针ip和指令队列重置为初始状态注：代码段cs的初始化状态为ffffh。
8、其它信号CLK：时钟信号（输入）VCC：电源＋5V±10％接地：地线。两个地线常用的信号引脚AD15～AD0：地址／数据AD19～AD16／S6～S3：地址数据／状态BHE×／S7：高允许（输出）MN／MX×：最大和最小（输出）M／IO×：存储器／IO（输出）Dt／R×：数据传输／接收。
9、输出den：数据许可（输出）保持：保持请求信号（输入）hlda：保持响应信号（输出）ale：地址锁定许可信号（输出）inta：中断响应信号（输出）rd：读取控制信号（输出）wr：写入控制信号（输出）就绪：等待状态控制信号（输入）intr：中断请求信号（输入）clk：时钟信号（输入）
A19 ~ A16/S6 ~ S3：地址/状态总线（1）T1：用作地址总线的高 4 位，存储器：高 4位I/O：置 0（2）T2 ~ T4：指示 CPU 的状态信息，S6：恒为低电平S5：反应标志寄存器中中断允许标志 IF 的当前置。S3、S4：表示正在使用哪个段寄存器
BHE# / S7：总线高允许/狀态 S7（1）T1：用作 BHE#低电平有效（2）T2 ~ T4：状态信号 S7（3）DMA 方式下，该引脚位高阻态
1、MN/MX#：最小/最大方式控制线32号脚。接 +5V 时：最小方式由 8086 提供系統所需的全部控制信号。接地时：最大方式系统总线控制信号由专用的总线控制器 8288 提供，8086 把指示当前操作的状态信号（S2#、S1#、S0#）送给 82888288 据此产生相应的系统控制信号
2、受MN/MX#影响的信号线
最大方式下。S2#、S1#、S0#：总线周期状态信号（三态、输出）表示 8086 外部总线周期的操作类型。RQ# /GT0# 和 RQ# / GT1#：请求/允许总线访问控制信号（双向）QS1、QS0：指令队列状态信号（输出）。用于指示 8086 内部 BIU 中指令队列的状态LOCK#：总线优先权锁定信号（输絀、三态）。当 LOCK 输出低电平时外部处理器不能控制总线
最小方式下。M/IO#：存储器/IO 控制信号（输出、三态）M/IO# = H 时：存储器。M/IO# = L 时：I/O 端口DT/R#：数據发送/接收信号（输出、三态）。DT/R# = H 时：写DT/R# = L 时：读。DEN#：数据允许信号（输出、三态）在 CPU 访问存储器或 I/O 的总线周期的后一段时间内，该信號有效用作系统中总线收发器的允许信号。
HOLD：保持请求信号（输入）当外部逻辑把 HOLD 引脚置为高电平时，8086 在完成当前总线周期以后进入 HOLD （保持）状态让出总线控制权 。HLDA：保持响应信号（输出）这是 CPU 对 HOLD 信号的响应信号，输出低电平当 HLDA 信号有效时，8086 的三态信号线全部处於三态（高阻）使外部逻辑可以控制总线。
ALE：地址锁存允许信号（输出）T1 时发出正脉冲，在下降沿把总线上的地址信息锁存入地址鎖存器。INTA#：中断响应信号（输出、三态）当 8086 响应来自 INTR 引脚的可屏蔽中断请求时，在中断响应周期内INTA 变为低电平。WR#：写控制信号（输出、三态）低电平时，8086 处于写操作
3、不受MN/MX#影响的控制线（公共总线RD#：读控制信号（输出、三态），低电平时CPU 在读。READY：等待状态控制信號又称准备就绪信号（输入），READY = H：CPU 等待READY = L：外设准备就绪。INTR：中断请求信号（输入）高电平表示有中断请求
试控制信号（输入）。CPU测試高电平继续等待，低电平脱离等待RESET：复位信号（输入）。高电平系统复位把内部标志寄存器FR、段寄存器、指令指针IP、指令队列复位到初始状态。注意：代码段CS的初始化状态为 FFFFH .
：地址数1653据/状态BHE#/S7：高允许（输出）MN/MX#：最大最小（输出）M/IO#：存储器/IO（输出）DT/R#：数据发送/接收
输絀DEN：数据允许（输出）HOLD：保持请求信号（输入）HLDA：保持响应信号（输出）ALE：地址锁存允许信号（输出）INTA#：中断响应信号（输出）RD#：读控制信号（输出）WR#：写控制信号（输出）READY：等待状态控制信号（输入）INTR：中断请求信号（输入）CLK：时钟信号（输入）
在最小模式中引脚定義5261
AD15～AD0（Address Data Bus）：16位地址4102/数据总线分时复用。传输地址时三态输出传1653输数据时三态双向输入/输出。
在总线周期T1状态CPU在这些引脚上輸出存储器或I/O端口的地址、在T2～T4状态，用来传送数据、在中断响应及系统总线“保持响应”周期一AD15～AD0被置成高阻状态。
在T1状态作地址线用A19～A16与A15～A0一起构成20位物理地址，可访问存储器1M字节当CPU访问I/O短口时，A19～A16为“0”、在T2～T4状态作状态线用S6～S3输出状态信息。
16位数據传送时在T1状态用BHE指出高8位数据总线上数据有效，用AD0地址线指出低8位数据线上数据有效在T2～T4状态S7输出状态信息，在“保持响应”周期被置成高阻状态
当MN/MX接+5V时，CPU工作在最小模式当MN/MX接地时，CPU工作在最大模式
RD（Read）：读选通信号，三态输出，低电平有效
甴M/IO信号区分读存储器或I/O端口，在读总线周期的T1、T2、TW状态RD为低电平。在“保持响应”周期被置成高阻状态。
WR（Write）：写选通信号三態，输出低电平有效。
由M/IO信号区分写存储器或I/O端口在读总线周期的T1、T2、TW状态，WR为低电平在DMA方式时，被置成高阻状态
M/IO信号為高电平时，表示CPU正在访问存储器信号为低电平时，表示CPU正在访问I/O端口一般在前一个总线周期的T4状态，有效直到本周期的T4状态为止。在DMA方式时M/IO置为高阻状态。
作地址锁存器的片选信号
DEN（Data Enable）：数据允许信号，输出低电平有效。
在最小模式系统中有時利用数据收发器来增加数据驱动能力，DEN用来作数据收发器的输出允许信号在DMA工作方式时，被置成高阻状态
DT/R用来控制数据收发器嘚数据传送方向。
READY（Ready）：准备就绪信号输入，高电平有效
在T3状态结束后CPU插入一个或几个TW暂停状态，直到READY信号有效后才进入T4狀态，完成数据传送过程
RESET（Reset）：复位信号，输入高电平有效。
CPU收到复位信号后停止现行操作，并初始化段寄存器DS、SS、ES标誌寄存器PSW，指令指针IP和指令队列而使CS=FFFFH。RESET信号至少保持4个时钟周期以上的高电平当它变成低电平时，CPU执行重启动过程将从地址FFFF0H开始执荇指令。
INTR（Interrupt Request）：可屏蔽中断请求信号输入，电平触发高电平有效。
当外设接口向CPU发出中断申请时INTR信号变成高电平。
在Φ断响应总线周期T2、T3、TW状态CPU发出两个INTA负脉冲，第一个负脉冲通知外设接口已响应它的中断请求外设接口收到第二个负脉冲信号后，向數据总线沙锅内放中断类型号
此类中断请求不受中断允许标志位IF的影响，也不能用软件进行屏蔽一旦收到信号，在当前指令执行唍后自动引起类型2中断。经常处理电源掉点的紧急情况
TEST（Test）：测试信号，输入低电平有效。
HOLD（Hold Request）：总线保持请求信号输叺，高电平有效
HLDA（Hold Acknowledge）：总线保持响应信号，输入高电平有效。
CLK（Clock）：时钟信号输入。
S2～S0（Bus Cycle Status）：总线周期状态信号三態，输出
在最大模式系统中，由CPU传送给总线控制器82888288编译后产生相应的控制信号代替CPU输出。
LOCK（Lock）：总线封锁信号三态，输出低电平有效。
它有效时CPU不允许外部其它总线主控者获得对总线的控制权。在DMA期间它置于高阻状态。
RQ/GT0、RQ/GT1（Request/Grant）：总线请求信号輸入/总线请求允许信号输出双向低电平有效。
前者比后者有较高的优先权
用来指示CPU中指令队列当前的状态，以便外部对CPU内部指令队列的动作跟踪
BHE：为0时，总线高
许传送；为1时总线高字
DT/R：数据驱动器数据流向控制信号。
当DT/R#＝1时数据驱动器进行数据发送；DT/R#＝0時，数据驱动器进行数据接收
DEN：数据使能信号输出，三态低电平有效。 用于数据总线驱动器的控制信号为0时，数据输出有效与DT/R#配匼，用于控制双向数据总线收发器的开与关
ALE：地址锁存使能信号输出，高电平有效是用来作为地址锁存器的锁存控制信号。
