Cadence布线常见问题-EDA/PCB-与非网
1. 怎样建立自己的元件库?
建立了一个新的project后，画原理图的第一步就是先建立 自己所需要的库，所采用的工具就是part developer. 首先在建立一个存放元件库的目录（如mylib），然后用写字板打开cds.lib，定义： Define mylib d:boardmylib(目录所在路径). 这样就建立了自己的库。在Concept_HDL的component－&add，点击search stack，可以加入该库。
2. 保存时Save view和Save all view 以及选择Change directory 和不选择的区别?
建 立好一个元件库时，首先要先保存，保存尽量选择 save view。在concept-HDL中，我们用鼠标左键直接点击器件后，便可以对器件的外形尺寸进行修改，这时如果你再进入part developer做一些修改后，如果选择save all view会回到原来的外形尺寸，而选save view会保留改动后的外形。 & &
3. 如何建part库，怎么改变symbol中pin脚的位置?
在project manager中tools/part developer可建立，选择库并定义part name，在symbol中add symbol，package中add package/addpin，依次输入pin：
package中：
a， Name : pin&s logical name不能重复
b， pin : pin的标号，原理图中backannotate后相应的标号
c， pin type: pin脚的类型（input，output等，暂可忽略）
d， active：pin的触发类型 high(高电平)，low（低电平）
e， nc：填入空脚的标号
f， total：此类型的所有pin脚数
g， 以下暂略
symbol中：
a， logical name：对应package中的name
b， type：对应package中的type
c， position：pin脚在器件中位置（left , right , top , bottom）
d， pintext：pin在器件中显示的name（对应package中的pin，但可重复，比如package中
的gnd1和gnd2都可设为gnd）
e， active：对应package中的active修改：用part developer打开要修改的器件，*选择edit/restrict changes（若不选择，则器件被保护，修改后存盘无效），一般修改：
a， package中相应pin的标号和name
b， pin的active类型
c， symbol中各pin脚的顺序（pin脚的顺序在第一次存盘后再次打开会被改变，对于较多pin脚的器件，如232pins，修改较繁琐，故尽力保证的一次的成功率。pin脚在器件中的排列顺序是根据symbol中的顺序而定，故symbol中pin脚的顺序一定要正确，若有错需修改，选中pin按ctrl键配合上下键标可移动pin脚位置。
4. 画电原理图时为什么Save及打包会出错?
当保存时出错，主要原因可能是：所画的信号线可能与元件的pin脚重合，或信号线自身重合；信号线重复命名；信号线可能没有命名；在高版本中（版本 14.0以上）中，自己所创建的库不能与系统本身带有的库名字相同；建库时，封装原件的管脚个数与原件库的管脚个数不同。打包时会出错的原因则有可能是所 做的封装类型与元件不匹配(如pin脚的个数，封装的类型名等)。
5. 在电原理图中怎样修改器件属性及封装类型?
在菜单Text下拉菜单中选择Attribute特性，然后点击器件，则弹出一Attribute 窗口，点击Add按钮，则可以加入name,value,JEDEC_TYPE (封装类型) 等属性。
6. 如何在Pad Design中定义Pad/via?及如何调用*.pad?
在pad design中，建立pad 时，type选single类型，应该定义下面几层的尺寸：begin layer（有时是end layer）, soldermask和 pastemask 。建立Via时，type一般选through，定义drill hole 的尺寸和所有的layer层（注意定义thermal relief和anti pad）以及soldermask。一般Pastemask和Regular一样大，soldmask比layer的尺寸大几个Mil，而thermal relief和anti pad比regular pad的尺寸大10Mil以上。
7. 做封装库要注意些什么?
做封装既可以在Allegro中File－&New－&package symbol，也可以使用Wizard（自动向导） 功能。在这个过程中，最关键的是确定pad与pad的距离（包括相邻和对应的pad之间），以确保后期封装过程中元器件的Pin脚能完全的无偏差的粘贴在 Pad上。如果只知道Pin的尺寸，在设计pad的尺寸时应该比Pin稍大，一般width大1.2~1.5倍，length长0.45mm左右。除了 pad的尺寸需特别重视外，还要添加一些层，比如SilkScreen_top和Bottom，因为在以后做光绘文件时需要（金手指可以不要），Ref Des也最好标注在Silkscreen层上，同时注意丝印层不要画在Pad上。还应标志1号pin脚的位置，有一些特殊的封装，比如金手指，还可以加上 一层Via keep out，或者route keep out等等，这些都可以根据自己的要求来添加。操作上要注意的是建好封装后，一定不要忘了点击Create symbol，不然没有生成*.psm文件，在Allegro就无法调用。
8.为什么无法Import网表?
在Allegro中File选项中选Import―――&logic，在import logic type选HDL－concept，注意在Import from栏确认是工作路径下的packaged目录，系统有可能自动默认为是physical目录。
9.怎么在Allegro中定义自己的快捷键?
在 allegro下面的空白框内，紧接着command&提示符，打入alias F4(快捷键) room out（命令）。或者在Cadence 安装目录/share/pcb/text里有个env文件，用写字板打开，找到Alias定义的部分，进行手动修改既可。
10.怎么进行叠层定义?在布线完成之后如何改变叠层设置?
在 Allegro中，选Setup-?Cross-section。如果想添加层，在Edit栏选Insert，删除为del，材料型号，绝缘层一般为 FR-4，Etch层为Copper，层的类型，布线层选Conductor，铺铜层为Plane，绝缘层为Dielectric，Etch Subclass Name分别为Top，Gnd，S1，S2，Vcc，Bottom。
Film Type一般选择Positive，plane层选择Negative。如果布线完成之后，发现叠层设置需要改动。比如原来设置的为3，4层是plane 层，现在需要改为2，5层，不能简单的通过重命名来改变，可先在2，5层处添加两层plane层，然后将原来的plane层删除。
11.为什么在Allegro布局中元器件在列表中不显示或者显示而调不出来?
首 先确定Psmpath，padpath的路径有没有设置，如果没有设置可以在Partdevelop里设置，或者在env文件中手动添加。也有可能器件在 列表中存在，但是无法调出，可检查该器件所用到的*.pad文件及封装库文件*.dra,*.psm是否存在于你的工作目录&&&/physical里。 另外还有一种可能就是页面太小，不够摆放器件，可以在setup-?draw size中调整。
12.为什么器件位置摆放不准确，偏移太大?
主要是因为Grids设置的问题，可在setup－grids中将每一层的Etch及Non－etch的grids的X、Y的spacing间隔调小。对 于一些对位置要求比较严格的器件，比如插槽，金手指等用于接口的元器件，则应该严格按照设计者给定的位置尺寸，在命令行里用坐标指令进行定位。如：x
13.怎样做一个Mechanical symbol，以及如何调用?
Allegro 中File-?new，在drawing type中选择Mechanical symbol。主要是为了生成PCB板的外框模型，在这里面虽然也可以添加pad，但是没有管脚对应关系。Mechanical symbol 完成以后，生成*.dra文件。在Allgro中调用时，选择by symbol―&mechanical。注意右下角的library前面的勾打上。
14.在布局后如何得到一个整理后的所有元件的库?
如果嫌physical目录下各类文件过分繁冗，想删除一些无用的文件，或者只有一个*.brd文件，想获取所有的元件及pad封装库的信息，可以采用这种 办法：将*.brd另存在一个新的目录下，在File－&选export－&libraries，点中所有选项，然后export，即可在你 的新目录下生成所有的*.pad,*.psm,*.dra文件。
15.如何定义线与线之间距离的Rule?
我们以定义CLK线与其它信号线之间的距离为例：
在Allegro中：setup－&constraints，在spacing rule set中点set values。首先add一个constraint set name，比如我们取名为CLOCK_NET，然后就在下面定义具体需要遵守的规则。
比如line to line 我们定义为10 mil。接着在allegro主窗口的edit菜单下选择properties，会跳出你的Control工具栏，在find by name 中选择net，在右下角点击more。在新弹出的窗口的列表中选择你所想规定的CLK线，如CK0、CK1、CK2等等，确定右边的selected objects中以选中所有的线，点Apply。又会出现一个新窗口，在左边的available properties中选择NET_SPACING_TYPE，在左边给它赋值（名字随意），比如CLK。回到 setup－&constraints，在刚才set values的下面点击Assignment table，即可将所定义的规则赋给所选用的net。
在 Specctra中，可先选中所要定义间距的信号线（select &&nets－&by list），然后在rules中选selected net－&clearance,在该窗口可定义一系列的布线规则，比如要定义线与线之间的间距，可在wire－wire栏定义，注意，当点 Apply或者OK之后，该栏仍然显示－1（意思是无限制），只要看屏幕下方的空白栏，是否有定义过的信息提示。
17.如何在CCT中定义走线最大最小距离?
同上面定义间距的方法类似，在选中所要定义的线之后，rules－&selected net－&timing，则可以在minimum length和maximum length中定义走线的最长最短长度限制，也可以用时间延迟为限制来定义。还有一种方法就是在Specctra Quest中提取某一根信号线的拓补结构作为模型，在里面定义各段导线的长度限制，然后生成rule文件，可以约束相同类型信号线的走线。
18.在CCT中如何进行一些保存读盘操作（颜色设置、规则保存）?
在 Specctra里，可用file－&write－&session来保存当前布线，用file－&write－&rules did files来保存规则文件，调用时均使用file－&execute do file,然后打需要调用的存盘文件，如Initial.ses或rules.rul 。在color palette中使用write colormap和来load colormap来保存和读取颜色设置。
19.在CCT中怎么大致定义自动打孔的位置，怎么打一排过孔及定义其排列形状?
CCT 中有自动打过孔的功能，在Autoroute－&Pre Route－&Fanout 。可以指定过孔的方向，比如想把过孔都打在Pad的内部，则可以在location中选inside。其中也可以定义一些其他限制。另外有时我们可以选择 一组线进行平行走线，这时就可能同时打一排过孔，右击鼠标选择set via pattern，可选择其排列形状。在窗口的右下方也有快捷按钮可以选择。
20.为什么提示的最大最小距离不随走线的长度变化而改变?
我 们在定义了最长最短走线的规则之后，在布线时会有数字显示，随时告诉你如果按当前走向布线会离所定义的规则有多大的偏差。一般在规则长度以内的用绿色字体 显示，超过了或长度不够会有红色字体显示，并用＋/&提示偏差量。但是这个提示的偏差量并不是简单的随你走线的长度变化而变化。它是根据你的布线方向，软 件自动计算按此方向走线的长度与规定长度的比较，如果变换走线方向，它也会重新计算。
21.怎么铺设Plane层?铺好后怎么修改?
铺 铜这一步骤一定要在Allegro中进行，Add－&shapes－&Solid Fill，同时注意在Control工具栏中Active Class选Etch，Subclass选所要铺设的Plane层，如VCC或者GND。然后即可画外框，注意离outline有20 Mil左右的间距。Done之后会进入铺铜的操作界面，选Edit－&Change net（by name）给Plane层命名。在shape&&parameters确定是否使用了Anti Pad和Thermal relief，接着选Void－&Auto，软件会自动检测Thermal relief，完成之后会有log汇报，如果没有任何错误既可铺设shape，shape－&Fill 。如果铺好之后又有过孔的改动，需要重新铺铜，则应选Edit－&shape，点在shape上，然后右击鼠标选done，这样就会自动将连接在 shape上的Thermal relief删除，不能硬删铺铜的shape层，否则那些Thermal relief将遗留在Plane层上。
22.怎么定义thermal-relief 中过孔与shape连线的线宽?
在 Allegro的Setup－&constraints里的set standard values中可定义每一层走线的宽度，比如，可以定义VCC和GND的线宽为10 Mil。在铺铜时注意shape－&parameters里一些线宽的定义是否设置成DRC Value。
23.如何优化布线而且不改变布线的总体形状?
布 线完成之后，需要对其进行优化，一般采用系统自动优化，主要是将直角变为45度，以及线条的光滑性。 Route－&gloss－&parameters，在出现的列表中，选Line smoothing，进行Gloss即可，但有时布线中为了保证走线距离相等，故意走成一些弯曲的线，优化时，点击Line Smoothing左边的方块，只选择convert 90&s to 45&s ，把其他的勾都去掉，这样进行优化时就不会将设计者故意弯曲的走线拉直或变形。
24.如何添加泪滴形焊盘以及加了之后如何删除?
在 优化的parameters选项中只选择倒数第二个，Pad And T Connection Fillet ，并去掉其中的Pin选项，进行优化即可。想要删除的话，则只选Line smoothing中的dangling Lines进行优化。注意：如无特殊要求，现在我们不再进行此项优化。
25.布线完成之后如果需要改动封装库该如何处理?
在器件 摆放结束后，如果封装库有改动，可以Place－&update symbols，如果是pad有变化，注意要在update symbol padstacks前打勾。布线完成之后尽量避免封装库的改动，因为如果update，连接在Pin上的连线会随Symbol一起移动，从而导致许多连线 的丢失，具体解决办法有待于研究。
26.为什么*.brd 无法存盘?
遇到这种情况注意看屏幕下方的空白栏的提示，有可能是硬盘 空间不够，还有一种可能是因为数据库出错，软件会自动存盘为*.SAV文件，这时可以重新进入 Cadence（可能需要重起动），打开*.SAV，再另存为*.brd 。或在Dos下运行DBFix .SAV，会自动将其转换为*.brd文件，然后即可调用。
27.Allegro有哪些在Dos下的数据库修正命令?
有时Allegro会出现一些非法超作，导致一些数据出错，我们可以在Dos方式下，在工作目录下（即physical目录下），运行一些修正命令，如Dbcheck *.brd , 或Dbfix *.brd 。不过实际中这些命令好像效果不大。
28.如何生成*.DML模型库?
在dos模式，工作目录下，敲入brd2dml *.brd 命令，这样在该目录下会生成对应brd文件的模型库dml文件。
29.如何在Specctra Quest里使用IBIS模型进行仿真?
首 先将IBIS模型转化为*.dml文件。在Specctra Quest SI expert中Analyze－&Si/EMI SI－&library，在出现的新窗口的右下角，点击translate－&ibis2signoise，然后在browse里选 择*.ibs文件，将其转化为*.dml文件。然后在Analyze－&SI/EMI SI－&model Assign中将所有的器件加载对应的模型。然后就可以用probe提取信号线进行仿真了。
30.生成Gerber file要哪些文件?如何产生?
在PCB 布线完成以后，所做的最后一项工作就是产生生产厂家所需要的光绘文件，具体步骤在Allegro工具下完成。在Manufacture 菜单下点击Artwork 选项， 则出现一个artwork control form窗口。所提供的光绘文件除了包括已产生的TOP, GND, S1, S2, VCC, BOTTOM6层,还应包括silkscreen_top, silkscreen_botom, soldermask_top, soldermask_bottom, pastemask_top, pastemask_bottom, drill drawing file, 及drill hole。我们以制作Silkscreen的top层为例。
1） 在Allegro窗口中，点击color 图标，在产生的窗口中，global visibility 选择
all invisibility， 关掉所有的显示。
2） 在group 选择Geometry. 然后选中所有的subclass(Board_Geometry , package
Geometry)下的silkscreen_top 。
3） 同样在Group/ manufacture 中选择Autosilk_top 。 在Group/components ，subclass REF DES 中选择 silkscreen。
4） 选择OK按钮 ，则在Allegro窗口中出现 silkscreen_top层 。
5） 在artwork control form 窗口，右键点击Bottom ，在下拉菜单中选择add , &则在出现的窗口中输入：silkscreen_top, 点击O.K ， 则在avilibity films 中出现了新加的silkscreen_top。
注意：在FILM opition选中Use Aperure Rotation, 在Underined line width 中填写5（或10） ，来定义还没有线宽尺寸的线的宽度。
按照上面的步骤，产生silkscreen_bottom层。soldermask_top和 soldermask_bottom 层分别在 ： Gemoetry 组和 Stackup 组（选择PIN 和VIA子集）；Pastemask_top 和Pastemask_bottom 分别在Stackup组（选择PIN 和VIA子集）；DrillDraw 包括Group组/Board Geometry中的outline、Dimension 和Manufacturing 中的 Ncdrill_Legend。这样，按照上面的步骤，分别添加上述各层。然后在 Artwork control form 窗口中，点击Select All &选中所有层 ， 再点击 Apertures&.按钮， 出现一新的窗口EditAperture Wheels, 点击EDIT， 在新出现的窗口中点击AUTO&按钮，选择with rotation，则自动产生一些Aperture文件。然后点击O.K。在 Artwork control form 中点击 Creatartwork , 则产生了13个art文件。 回到 Allegro 窗口， 在 Manufacture 菜单下点击NC 选项中的Drill tape 菜单，产生一个*.tap 文件。到此，就产生了所有的14个光绘文件。
31.如何调看光绘文件?及如何制作Negtive的Plane层光绘文件?
新 建一个空白layout文件，File－&import－&Artwork，然后就可以在browse中选择*.art文件，Manual中 选gerber 6&00。注意不要点OK，点击Load File。在调用Soldermask 时要在display pad targets前打勾。 调用silkscreen层时，可能会发现没有器件名标志。这是因为在上面制作光绘文件时，Underined line width没有定义宽度，而在以前制作封装库时，silk_screen层时标注的Ref也没有定义宽度，则在调用时会不显示。另外如果想制作 Negtive的光绘文件。在制作光绘文件时，Gnd和Vcc层的Plot mode选为Negative就行。
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这个话题从这个故事开始吧：小宋，某二本大学毕业，三年以来一直在这家设备公司做研发工作。工作有忙有闲，一般每年有3到5个月在加班中度过，当然加班也没加班费...
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今天安装cadence16.3，安装了两遍都失败了，百思不得其解，结果总是出现在license上，如下图所示：
后面当然就只能启动demo版了，于是网上找，参照以前古老的法子，终于解决问题！
首先，开始的安装按照以下方法：
以下是我安装和破解orcad 16.3的详细步骤。很多朋友有程序，也有破解，但是不知道怎么操作，我就是来帮助这些朋友的。
注意：由于博客图片的横向宽度限制，某些图片很模糊，请将图片保存到你的计算机，然后再查看，就会很清晰了。
1、我使用的ORCAD16.3是这个版本，SHooTERS的破解向来很著名！
2、推荐使用WINMOUNT这个软件构建虚拟光驱，挂载ISO文件。下图是挂载后ISO文件的内容：
3、双击上图中的setup.exe，启动安装程序，弹出下图界面，首先安装License Manager：
4、安装License Manager时，会碰到如下界面，选择Cancel：
5、随后会弹出如下界面，选择Yes：
6、点击Finish，完成License Manager的安装：
7、将如下两个文件复制到LicenseManager安装目录中：
8、碰到替换时，选择全部替换：
9、用文档编辑器打开刚刚复制到LicenseManager目录中的orcad_163.lic，将第一行的&this_host&修改成自己的计算机名称：
11、将orcad_163.lic重命名为license.lic，如下图所示：
12、回到ORCAD的安装界面，点击Product Installation，开始安装ORCAD的各种产品：
13、碰到这个界面，什么都不用输入，直接点击Next：
14、破解文件包含了所有产品许可，所以可以全部选择产品，也可以依据自己需要部分选择产品：
15、我不需要这个特性，我选择None，然后点击Next：
16、产品安装过程中，会跳出如下界面，在License Path输入，请将LEEB替换成你自己的电脑的名称：
17、随后会跳出该界面，点击Finish即可：
18、等待一段时间，产品完成安装，点击Finish，退出安装程序
19、复制orcad_163.exe到c:/Candence目录，或者你自己的安装目录：
20、点击运行orcad_163.exe，等待程序完成破解：
21、完成上一步后，按照下图打开程序：
22、在如下弹出界面中点击Browse：
23、选择LicenseManager目录中的license.lic（就是我们前面修改内容而且还重命名的那个文件）：
24、点击上图中的Next，会看到下图，接着点击下图中的Next：
25、接着会弹出这样一个令人迷惑的界面，不用理会：
26、点击上图中Finish后，还可能出现下面警告，也不用理会，至此，破解已经完成：
问题出在第25步，license不能注册成功，解决问题如下图，先找到lmtools.exe
然后就是开始一下设置
之后其他的都不用管，直接启动cadence即可，不会有提示说license失败！
10、查看计算机名称，如下图所示，我的计算机名称是 LEEB ，而不是 LEEB. 就是说不包括尾部的句号！
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评论：18条Allegro常见问题与解决
星期六, 07/21/2012 - 10:13 —
1 无论哪个版本都经常出现自动退出，提示为非法操作，然后不能存盘，自动退出。（ALLEGRO）（出现这种情况，主要是操作系统方面的原因，ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上，设计人员应充分使用Allegro的Autosave功能，以避免各种情况下引起的数据丢失。提示：Allegro在异常退出时，会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件，另存为brd文件即可）2在ALLEGRO中，编辑焊盘时，经常会出现“执行程序错误”而退出程序，且没有备份文件，导致之前的工作白费。（此问题14.1已经解决，而且同样与操作系统有关）3 在从自动布线器（SPECCTRA）建军回到ALLEGRO后，输出表层的线、孔就与器件成为一个整体，移动器件时，线、孔就附在上面一起移动。（实际上，这个功能是Cadence应大多数用户要求而添加上的，主要是为了方便移动器件的时候fanout后的引腿和via能跟着一起移动。如果你实在不愿意这么做，可以执行下面这个Skill程序解决，以后版本将会有选项供用户选择：; The following Skill routine w properties from CLINES and VIAS.; The intent of this Skill p users with the ability of de properties that SPECCTRA/SPIF puts on. This w of symbols without the attached clines/ design is returned from SPECCTRA if the fan put in during an Allegro session.;; To install: Copy del_cline_prop.il to a within your setSkillP allegro.ilinit. Add a "load("del_cline_prop.il")"; statement to your allegro.ilinit.;; To execute: Within the Allegro editor type "dprop" "del cline props". T only take seconds to complete.;; Deficiencies: This routine does not allow for W Group selection.;; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS; AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO; SUPPORT FOR THIS PROGRAM.;; Delete invisible cline/via properties.;axlCmdRegister( "dprop" 'delete_cline_prop)axlCmdRegister( "del cline props" 'delete_cline_prop)
(defun delete_cline_prop ();; Set the Find Filter to Select only clines(axlSetFindFilter ?enabled (list "CLINES" "VIAS")?onButtons (list "CLINES" "VIAS"))
;; Select all clines(axlClearSelSet)(axlAddSelectAll) ;select all clines and vias
(setq clineSet (axlGetSelSet))(axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property(axlClearSelSet) ;unselect everything)4.用贴片焊盘（type=single）做成的package，用tools\padstack\modify design padstack...编辑，发现type变成了blind/buried。为什么会这样？（这是软件显示上的小漏洞，但是丝毫不影响使用，焊盘还是事实上的single）5.修改过焊盘后以同名保存（替换了原来的焊盘），但是用tools\padstack\modify design padstack...检查用该焊盘做的package，发现仍旧是老焊盘，而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的，为什么会出现这种情况？(修改完焊盘之后, 需要update pad才能更新，因为Allegro是把相关的数据都纳入到brd文件集中管理的)6.打开padstack editor就会出现这样的提示：pad_designer:Can't open journal file。于是新做的焊盘无法保存，提示：failed to open file '#T001632.tmp'。（请检查系统环境变量设置是否正确；另外所有路径都不能使用汉字）7.AELLGRO中竟然无UNDO、REDO这种常用FUNC,让人非常费解!!!（15.0版本将增加Undo、Redo功能）8，ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。(是的。这样一来可以保证你LAYOUT结果和原理图目的是一致的，而不会因为不小心而出错。一般我们不应该直接从库中调元件，而应通过导入新的NETLIST来增加新元件.)9，公英制转换偏差太大。（由于计算精度的限制，公英制的来回转换会产生一定的累积误差，因此在设计过程中，应尽量避免频繁转换公英制）10，对于颜色的设置不能EXPORT 颜色文件，每块PCB都必须重新设置颜色。（Allegro没有保存颜色表的功能，但是可以通过其他简单的方法解决，如：调用Script功能；或着准备一个空板，里面只保存偏好的颜色设置，把网表Export到这个空板就可以了）
11，Allegro里没有对齐元件的功能。（后面版本的Allegro将会有对齐功能）12，垃圾文件太多，不知那些有用。（Cadence实际上极少产生垃圾文件，许多文件都是设计高速PCB所需要的。）13，Allegro步线抓焊盘的功能太弱，不能保证线段结束时连接在PIN的中心。(在Allegro右面的Control panel-&Option中选择:Snap to connect point，并请在布线时连到Pad前,右键选TOGGLE即可。如经常性出现此问题，可将TOGGLE设成快捷键方式)
14，编辑Shape时,选择Boundary还得十分小心，有一点重合都不行。（可以通过调整GRID来修改铜箔，这样一来更容易）15.CCT布线时网络不高亮;由ALLEGRO到CCT前布的线只能删除,不能回退,不能自动优化鼠线.16.ALLEGRO:鼠线不能只显示当前屏幕上的PIN的鼠线,全屏布线时高亮不明显.(方法一：可以在setup-&user preference-&display中，勾选display_nohilitefont项，将高亮设为实线显示；方法二：改变高亮颜色。点击Hilight按钮，右面控制面板的Option栏会提供可选择的颜色表；方法三：使用Shadow Mode，明暗的对比度可以在Color and Visibility中的Shadow Mode项调整。)三种方法配合使用，会得到更好的显示效果。
17.在ALLEGRO中,改变线宽时鼠标需放在线宽栏的右边才可改变。(使用时光标应在Control Panel区域，一旦移到Work area就开始执行Allegro命令，因此就不能再进行输入，不过这个问题是可以改进的)18．在ALLEGRO中没有网络也可以走出一根走线.（很容易造成多余的线头）并且清除线头及多余过孔也不彻底！（GLOSS命令）(如何去掉断线头？分为有网络属性的断线头和VIA，同无网络属性的断线头两种。对无net的断线头，可以通过Hilight 来实现，要把Hilight 的Color同client相区别。可多试几试hilight的color来发现断线头。
在ROUTE/GLOSS/PARAMETER下,选中1,2,3项,点选GLOSS即可：
点击左边的方按钮，还可以改变参数的设定。19．14.0的原理图到14。1的PCB转网表时在空板时可以转入，但是后来网表变化，不能转进来（报错：NET NAME ALREADY EXIST），有时换一台机器即可，随机性很大！（此问题已解决，请安装最新的补丁盘或到下面地址下载补丁程序、安装： ）20．ALLEGRO中最好可以方便走排线。(CCT具备此功能。Allegro走排线功能正在开发中)21.用Net logic 改变的网络不能反标至原理图（可以。用tool2-&design association可以反标网络）22.Allegro没有BUS走线的功能，差分线不能同时布线(目前走BUS线可以到CCT里完成。从PSD14.2开始，Allegro对差分线的处理功能将会大大加强)23.CCT差分线布线困难，经常不能转弯，而且有时候想单独处理其中一根线时不被允许（这种情况可在ALLEGRO中处理,15.0将会对此做较大改进）24.布线时设定过孔，无法用预缆方式，只能自己去了解过孔名，然后自己敲名字。（这的确是一个缺点。该问题已列入15.0改进计划）25.在allegro里推动过孔时有可能会冒出一大堆错，还不能undo.（14.2对过孔的推挤有很大改进）26.有时优化走线时，旧线还需要再手动删除。（优化走线是在原走线的基础上进行，因此不会有新线产生）27.设定最小线长与最大线长,当线长小于设定时,没有DRC报错(ELECTRICAL CONSTRAINT SPREATSHEET)（在14.0版本以后，Allegro增加了未布线的最小线长检查，可以通过对环境变量CHECK_MIN_DELAYS的设置来实现，如果设置为ON的话，当线长小于设定时，将会有DRC报错。其检查的依据是两个PIN之间飞线的曼哈顿距离）28.13.6做的原理图,转到14.1不能将数据传递给已经UPREV的原13.6的板.（问题提的不很清楚。从14.0开始：1、因为添了约束管理器,不能从高版本的向低版本传递数据；2、uprev13.6的板时Flash symbol也需要uprev，勾选use preference中Misc里面的old_style_flash_symbols即可；也可以使用批处理转换，DOS命令：FOR %%f IN (*.bsm) DO flash_convert %%f3、如果跟约束有关，要注意原来的DELAY_RULE 和MATCHED_DELAY已改为 PROPAGATION_DELAY 和RELATIVE_PROPAGATION_DELAY）29. ALLEGRO中UPDATE SYMBOLS 时,LIBRARY中的该元件明明已改过来,但就是不能UPDATE过来,并且从PACKAGE SYMBOL 中也看不到该器件(不选DATA BASE,就选LIBRARY)（应该是路径方面的问题，不然Package Symbol里不会看不到的，请仔细检查一下环境变量的设置。或者你可以这么试试，在Concept里重新以Phisical方式Add这个器件，然后Export（用Update Allegro Board 并且勾选ECO）