IC后工序（切划封装）
wafer在CP后进入后工序，包括减薄、切割、封装等。
原因：由于制造工艺的要求，对晶片的尺寸精度、几何精度、表面洁净度以及表面微晶格结构提出很高要求。因
此在几百道工艺流程中，不可采用较薄的晶片，只能采用一定厚度的晶片在工艺过程中传递、流片。
目的：1. 对IC衬底减薄，加强IC散热性能；
2. 封装对IC厚度有要求，特别是thin型的封装一般要求厚度在200um左右。
工艺：1. 在wafer正面（图形面）贴blue tape，保护wafer图形；
2. 送入减薄机，wafer固定在真空吸盘工作台上，背面朝上。金钢砂轮和工作台同轴旋转，从背面将
wafer减薄到一定的厚度；
3. 粗磨，一般用46#~500#金刚石砂轮，轴向进给速度100~500mm/min，磨削深度较大，迅速去除硅片背面
绝大部分的多于材料；[1]
4. 精磨，用#金刚石砂轮，轴向给进速度0.5~10mm/min，消除粗磨时形成的损伤层，达到要求
的厚度。[1]
原理：硅片自旋转磨削法，硅片通过真空吸盘夹持在工件转台中心，杯形金刚石砂轮工作面的内外圆周中线
调整到硅片的中心位置，硅片和砂轮绕各自的轴线同转，进行切入磨削。[1]
[1]摘自《晶圆减薄机的研发及应用现状》 张文斌，北京中电科电子装备有限公司
目的：将前制程加工完成的wafer上单颗的die切割分离。
工艺: 1. 贴片（wafer mount），将wafer正面朝下固定在工作台的真空吸盘上，然后放上钢制wafer固定框架
（wafer ring），再在wafer ring和wafer上贴上blue
tape，最后用滚轮施压，挤掉空气，将wafer和
wafer ring粘在一起；
2. 划片（die sawing），用高速旋转的金刚石刀片在切割道上来回移动，将die分离。现在激光切割正逐
渐普及，对薄的wafer激光切割能减少损伤；
3. 切割完成后，die整齐地排列在blue tape上，同时由于wafer ring将blue tape绷紧了，使blue
不会皱褶令die相互碰撞，便于运输；
4. 另外一种包装存放方式是放tray盘（Waffle Pack）中。切割完成后，人工或机器将好的die挑出，放
入waffle pack中，然后铺上静电纸隔离。
bond/mount）
目的：将单颗die取出粘贴固定在引线框架（lead frame）或其他封装基板（substrate）上。
工艺：1. 取片，将带蓝膜晶圆放入设备，顶针从蓝膜下方将die往上顶，同时真空吸嘴将die吸住，将其与蓝膜
2. 涂胶，在lead frame或substrate的die bonding区域涂上胶体（导电银浆等）；
3. die bond，将取出的die贴到胶体上；
（以上步骤设备一气呵成，使用的是K&S的设备）
引线键合（wire
目的：将die与外界形成有效的信号传输路径。
工艺：1. 将die bond后的lead frame或substrate放入打线机；
2. 烧球-对准键合区（一般die pad为第一点）-键合-拉线-对准引脚（第二点）-键合-切断引线（形成鱼
尾状）-烧球（该工艺为热超声金丝球焊）；
3. 一般键合后会做金线拉力测试和强度测试。
塑封（mold）
目的：保护器件不受环境影响，支撑导线、导出热量。
工艺：1. 不同封装需要制作不同的塑封模具，分为上模和下模，两个模具合起来时，中间会形成模腔；
2. 将wire bond后的lead frame或substrate放入塑封机；
3. 将固定黑胶放入料盒；
4. 闭合模具，加热使黑胶熔融，并将熔融的黑胶注入模腔内，使充满模腔，密封die和部分lead frame或
substrate；
5. 降温，使黑胶再次固化；
6. 将塑封好的封装体放入烘箱，进行高温老化处理，即后固化。
切筋（trim）/成形（form）
目的：将塑封后的框架状态的制品分割成独立的IC，并把不需要的连接用材料及多余树脂去除；将外引脚压成各
种预设的形状。
工艺：1. 冲塑
其他：部分封装形式是不需要这道工序的，例如QFN、BGA。但BGA需要另外一个工序——植球，即将在将锡球布
在BGA PAD上（通过一层钢网固定排布），然后过回流焊，是锡球焊接在BGA PAD上，形成封装引脚。
电镀（plating）
目的：增强引脚的导电性能。
工艺：一般使用镀锡。
印字（mark）
目的：在封装胶体上注明商品名称、制造商等信息和引脚标示。
工艺：现有油墨印刷和激光打标两种。
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以上网友发言只代表其个人观点，不代表新浪网的观点或立场。半导体厂商如何做芯片的出厂测试？
例如 Intel 的 i7，苹果的 A6，这样复杂的 IC 要测的功能恐怕很多。我想得到的困难有1、BGA 这样的封装，应该不能多次焊接吧，那又如何上电测试呢2、那么多的功能，真的要写软件一样一样测吗？很费时间吧求内行
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对大公司来说, 这是需要几千名员工协作的工作.芯片测试的目的是快速了解它的体质.大公司的每日流水的芯片就有几万片, 测试的压力是非常大. 当芯片被晶圆厂制作出来后, 就会进入Wafer Test的阶段. 这个阶段的测试可能在晶圆厂内进行, 也可能送往附近的测试厂商代理执行.
生产工程师会使用自动测试仪器(ATE)运行芯片设计方给出的程序, 粗暴的把芯片分成好的/坏的这两部分, 坏的会直接被舍弃, 如果这个阶段坏片过多, 基本会认为是晶圆厂自身的良品率低下. 如果良品率低到某一个数值之下, 晶圆厂需要赔钱. WT的测试结果多用这样的图表示:通过了Wafer Test后, 晶圆会被切割. 切割后的芯片按照之前的结果分类. 只有好的芯片会被送去封装厂封装. 封装的地点一般就在晶圆厂附近, 这是因为未封装的芯片无法长距离运输. 封装的类型看客户的需要, 有的需要球形BGA, 有的需要针脚, 总之这一步很简单, 故障也较少. 由于封装的成功率远大于芯片的生产良品率, 因此封装后不会测试.封装之后, 芯片会被送往各大公司的测试工厂, 也叫生产工厂. 并且进行Final Test. 生产工厂内实际上有十几个流程, Final Test只是第一步. 在Final Test后, 还需要分类, 刻字, 检查封装, 包装等步骤. 然后就可以出货到市场.Final Test是工厂的重点, 需要大量的机械和自动化设备. 它的目的是把芯片严格分类. 以Intel的处理器来举例, 在Final Test中可能出现这些现象:1. 虽然通过了Wafer Test, 但是芯片仍然是坏的.2. 封装损坏.3. 芯片部分损坏. 比如CPU有2个核心损坏, 或者GPU损坏, 或者显示接口损坏等4. 芯片是好的, 没有故障这时, 工程师需要和市场部一起决定, 该如何将这些芯片分类. 打比方说, GPU坏了的, 可以当做无显示核心的"赛扬"系列处理器. 如果CPU坏了2个的, 可以当"酷睿i3"系列处理器. 芯片工作正常, 但是工作频率不高的, 可以当"酷睿i5"系列处理器. 一点问题都没有的, 可以当"酷睿i7"处理器.(上面这段仅是简化说明"芯片测试的结果影响着产品最终的标签"这个过程, 并不是说Intel的芯片量产流水线是上文描述的这样. 实际上Intel同时维持着多个产品流水线, i3和i7的芯片并非同一流水线上产品. )那这里的Final Test该怎样做?以处理器举例, Final Test可以分成两个步骤: 1. 自动测试设备(ATE). 2. 系统级别测试(SLT). 2号是必要项. 1号一般小公司用不起. ATE的测试一般需要几秒, 而SLT需要几个小时. ATE的存在大大的减少了芯片测试时间.ATE负责的项目非常之多, 而且有很强的逻辑关联性. 测试必须按顺序进行, 针对前列的测试结果, 后列的测试项目可能会被跳过. 这些项目的内容属于公司机密, 我仅列几个: 比如电源检测, 管脚DC检测, 测试逻辑(一般是JTAG)检测, burn-in, 物理连接PHY检测, IP内部检测(包括Scan, BIST, Function等), IP的IO检测(比如DDR, SATA, PLL, PCIE, Display等), 辅助功能检测(比如热力学特性, 熔断等).这些测试项都会给出Pass/Fail, 根据这些Pass/Fail来分析芯片的体质, 是测试工程师的工作.SLT在逻辑上则简单一些, 把芯片安装到主板上, 配置好内存, 外设, 启动一个操作系统, 然后用软件烤机测试, 记录结果并比较. 另外还要检测BIOS相关项等.图片是测试厂房的布置.图片是测试厂房的布置.而所有的这些工作, 都需要芯片设计工程师在流片之前都设计好. 测试工作在芯片内是由专属电路负责的, 这部分电路的搭建由DFT工程师来做, 在流片后, DFT工程师还要生成配套输入矢量, 一般会生成几万个. 这些矢量是否能够正常的检测芯片的功能, 需要产品开发工程师来保证. 此外还需要测试工程师, 产品工程师, 和助手来一同保证每天能够完成几万片芯片的生产任务不会因为测试逻辑bug而延迟. 考虑到每一次测试版本迭代都是几十万行的代码, 保证代码不能出错. 需要涉及上百人的测试工程师协同工作, 这还不算流水线技工, 因此测试是费时费力的工作. 实际上, 很多大公司芯片的测试成本已经接近研发成本.
不好意思, 我想先简单回答一下, 以后有空补充详细吧, 也欢迎各位提问, 尽力回答.1. 为什么要进行芯片测试?芯片复杂度越来越高, 为了保证出厂的芯片没有问题, 需要在出厂前进行测试以确保功能完整性等. 而芯片作为一个大规模生产的东西, 大规模自动化测试是唯一的解决办法, 靠人工或者说bench test是没法完成这样的任务的. 2. 芯片测试在什么环节进行?芯片测试实际上是一个比较大的范畴, 一般是从测试的对象上分为wafer test 和final test, 对象分别是尚未进行封装的芯片, 和已经封装好的芯片.
为啥要分两段? 简单的说, 因为封装也是有cost的, 为了尽可能的节约成本, 可能会在芯片封装前, 先进行一部分的测试, 以排除掉一些坏掉的芯片. 而为了保证出厂的芯片都是没问题的, final test也即FT测试是最后的一道拦截, 也是必须的环节. 3. 怎么样进行芯片测试?这需要专业的ATE也即automatic test equipment. 以final test为例, 首先根据芯片的类型, 比如automotive, Mixed Signal, memory等不同类型, 选择适合的ATE机台. 在此基础上, 根据芯片的测试需求, (可能有专门的test specification的文档, 或者干脆让测试工程师根据data sheet来设计test spec), 做一个完整的test plan. 在此基础上, 设计一个外围电路load board, 一般我们称之为DIB or PIB or HIB , 以连接ATE机台的instrument和芯片本身. 同时, 需要进行test 程序开发, 根据每一个测试项, 进行编程, 操控instrument连接到芯片的引脚, 给予特定的激励条件, 然后去捕捉芯片引脚的反应, 例如给一个电信号, 可以是特定的电流, 电压, 或者是一个电压波形, 然后捕捉其反应. 根据结果, 判定这一个测试项是pass或者fail. 在一系列的测试项结束以后, 芯片是好还是不好, 就有结果了. 好的芯片会放到特定的地方, 不好的根据fail的测试类型分别放到不同的地方. 所以楼主的问题里, 对于各种功能的测试, 确实可能需要一行一行写代码来做测试开发, 这也是我日常工作的一大部分. 4. 一般的芯片测试都包含哪些测试类型?一般来说, 包括引脚连通性测试, 漏电流测试, 一些DC(direct current)测试, 功能测试(functional test), Trim test, 根据芯片类型还会有一些其他的测试, 例如AD/DA会有专门的一些测试类型.芯片测试的目的是在找出没问题的芯片的同时尽量节约成本, 所以, 容易检测或者比较普遍的缺陷类型会先检测. 一般来讲, 首先会做的是连通性测试, 我们称之为continuity test. 这是检查每个引脚的连通性是否正常. 先说到这里, 后续我有空继续补充, 不好意思哈
焊接倒不需要，设计出适合BGA一类封装的socket并非难事，比如socket下面是很多顶针构成的阵列，测试时只需要将抓取的芯片往上一压就行。socket是做好的电板，连接到测试机的各个端子，测试机读取预先标号的测试程序，一颗小型的IC几秒钟就可以搞定。像处理器那种复杂IC功能很多，在芯片设计之初就会考虑到测试的方式， 我也不是很懂，猜想也许是每条指令跑一遍。DFT(design for test)应该就是专门讲这方面的。测试机器不像前段晶圆制造的机器那么贵，封装厂都是上百台。@王乐 正好提到了WAT，CP和FT。我可以再深入讲一点： WAT: Wafer Acceptance Test，是晶圆出厂前对testkey的测试。采用标准制程制作的晶圆，在芯片之间的划片道上会放上预先一些特殊的用于专门测试的图形，我们叫testkey。这跟芯片本身的功能是没有关系的，它的作用是Fab检测其工艺上有无波动。因为代工厂只负责他自己的工作是无误的，芯片本身性能如何那是设计公司的事儿。只要晶圆的WAT测试是满足规格的，晶圆厂基本上就没有责任。如果有失效，那就是制造过程出现了问题。CP: Circuit Probe，是封装前晶圆级别对芯片测试。这里就涉及到测试芯片的基本功能了。不同项目的失效，会分别以不同颜色表示出来。失效的项目反映的是芯片设计的问题。FT: Final test，封装完成后的测试，也是最接近实际使用情况的测试，会测到比CP更多的项目，处理器的不同频率也是在这里分出来的。这里的失效反应封装工艺上产生的问题，比如芯片打线不好导致的开短路。
CPU封装完成后，主要有两次测试：一个是电性能测试，主要是测试芯片里面有没有电路上面的开路和断路。上面知友提到的问题，PGA和BGA都可以测试的，不同的测试板而已。测试完了以后，还能把一个批次的芯片分等级（Bin），不同等级买不同钱嘛。一个是真实平台测试，我们这边的做法是把CPU真实地安装在主板中，运行各种操作系统，看下有没有不能开机之类的问题。
简单的说就是ATE测试 auto test equipment.
好像没有答2的啊。我来简答一下2，再有问题再补充吧。2、那么多的功能，真的要写软件一样一样测吗？很费时间吧这就是所谓functional test和structural test的区别。Functional test的思想是很直观的。我设计了一个加法器，我就给他俩数，看看加起来对不对。但是这个方法有很大缺陷。一是耗时，得费脑筋设计测试输入。二是依靠具体设计者，假如他没工夫就得等他，假如后来他跳槽了公司就傻眼了。三是依靠人类智力。万一设计者脑残有个情况没想到也完蛋了。所以后来有了structural test思想。这个思想是我不管你怎么设计的。反正数字电路最大，而且数字电路可以靠拓扑关系完全描述。那么每条连线我可以穷举他所有可能的出错情况：跟电源短路、跟地短路、断路、升压太慢、降压太慢等等。这样我就有了所有可能出错情况的列表。然后我设计一个引擎计算任一给定输入情况下可以发现的出错情况列表。再然后呢？没有再然后了，你弄个随机数发生器随便生成一堆输入我就能计算出来这些输入可能检测到的出错情况，够了就收手呗。电路内部状态怎么办？数字电路内部状态全是寄存器存的。你加个开关把这些寄存器连起来，两头接输入输出，那寄存器里的数还不是你想让他圆他就圆想让他方他就方。模拟测试怎么办？简单的用老办法，复杂的添个ADC，照数字电路办理。因为structural test有这些好处，所以测试是很快的。如果说生成测试序列因为优化的关系可能还慢一些，真正ATE上测试的时间很短，以秒计算。
以前做过ate系统。大体分为晶圆（wafer test）测试和封装后测试（final test）。wafer test需要标注出测试未通过的裸片（die），只需要封装测试通过的die。final test是测试已经封装好的芯片（chip），不合格品检出。wafer test和final test很多项目是重复的，final test多一些功能性测试。wafer test需要探针接触测试点（pad）。测试的项目大体有：1. 开短路测试（Continuity Test）2. 漏电流测试（Stress Current Test）4. 数字引脚测试（输入电流电压、输出电流电压）3. 交流测试（scan test）5. 功能性测试diedie
在IC芯片送交封装然后出货给客户前，会做电性测试，我们叫做WAT测试，测试主要电性参数，不同metal layer的电流，电阻，漏极，N/Pmos的导通，在封装时有封装的测试到客户那里有两种，使用probe card做CP测试，或者做成品的final test。而测试function是by bin的，哪些bin的fail对应相应的参数或者是defect~~
题主把问题想简单也想复杂了。简单：芯片只要出厂前测试一下就行了。 no no no~复杂：出厂前的测试要很全面很完整。 no no no~楼上几位前辈已经说得不错了，但在小弟看来有些过于专业。我们别那么高大上，把一块块千元级的i7当成曲奇饼干吧！饼干厂在饼干出厂前也要检验的，但肯定不是把饼干都吃掉啦，芯片也一样。其实我们早在设计阶段就层层把关，尽量简化出厂测试的复杂度。这，主要是出于成本考虑。你芯片都生产好了要出厂了才发现问题，那我不是亏大了！！所以设计+生产过程是经历了以下的系列测试：1. 可行性论证2. 仿真测试3. 后端后仿真4. 芯片圆片测试（Wafer Test）5. 探针测试（CP Test）6. 封装测试（FT）7. 出厂前测试所以如果有什么大问题，设计阶段就解决了（或者比较惨的情况下放弃产品，重新设计）。如果生产过程有大的问题，从圆片测试开始也层层筛选掉了。所以剩下的芯片都是精英中的精英，一眼看过去都是完美的成品。接着主要由探针测试来检验良率，具体是通过专业的探针上电，做DFT扫描链测试。这些扫描链是开始设计时就放好的，根据设计的配置，测试机简单的读取一下电信号就之后这块芯片是不是外强中干的次品。其实好的、成熟的产品，到这一步良品率已经很高了（98%左右），所以更多时候抽检一下看看这个批次没出大篓子就行了。回答题主的问题：出厂测试要做的，对Intel等芯片公司来说，是区分产品等级。比如同批次的i7的工艺、设计都是一样的，但默认运行频率是不同的，怎么区分？测试一下！有时候高级规格的产品够了，也会把质量够好的产品降级处理一下，这是商业策略。但也造就了一些超频神器。最后附上几张测试照片给大家一个感性认识，图片来自泡泡网。以上是晶圆测试。以上是CP测试。以上是出厂测试。测试完成后就包装出货了。（包括直接放在托盘里给大客户送去，或者装到盒子里给经销商）当然具体是研发过程更为复杂和折腾，不过题主问的是量产成熟产品，就不一一展开了。欢迎讨论和指正。利益相关：芯片工程师
我来说一下吧。芯片测试是一个比较大的问题，直接贯穿整个芯片设计与量产的过程中。首先芯片fail可以是下面几个方面：1.功能fail，某个功能点点没有实现，这往往是设计上导致的，通常是在设计阶段前仿真来对功能进行验证来保证，所以通常设计一块芯片，仿真验证会占用大约80%的时间2.性能fail，某个性能指标要求没有过关，比如2G的cpu只能跑到1.5G，数模转换器在要求的转换速度和带宽的条件下有效位数enob要达到12位，却只有10位，以及lna的noise figure指标不达标等等。这种问题通常是由两方面的问题导致的，一个是前期在设计系统时就没做足余量，一个就是物理实现版图太烂。这类问题通常是用后仿真来进行验证的。3.生产导致的fail。这个问题出现的原因就要提到单晶硅的生产了。学过半导体物理的都知道单晶硅是规整的面心立方结构，它有好几个晶向，通常我们生长单晶是是按照111晶向进行提拉生长。但是由于各种外界因素，比如温度，提拉速度，以及量子力学的各种随机性，导致生长过程中会出现错位，这个就称为缺陷。缺陷产生还有一个原因就是离子注入导致的，即使退火也未能校正过来的非规整结构。这些存在于半导体中的问题，会导致器件的失效，进而影响整个芯片。所以为了在生产后能够揪出失效或者半失效的芯片，就会在设计时加入专门的测试电路，比如模拟里面的testmux，数字里面的scan chain（测逻辑），mbist（测存储），boundry scan（测io及binding），来保证交付到客户手上的都是ok的芯片。而那些失效或半失效的产品要么废弃，要么进行阉割后以低端产品卖出。这个就叫做dft测试。通常dft测试会按照需求在封装前或封装后进行测试，工厂里有专门的ate测试机台，用探针来连接测试的io进行dft测试。通常dft测试不会测试功能，因为这货是按时间收钱的..测试用例越简洁有效越好。而且用例太复杂，会影响出货速度，比如出100w的货，一块芯片测试一秒，单dft测试24小时不停就要11天多。
已有帐号？
无法登录？
社交帐号登录好象是die defect
第1张图片 Pad 位和电路连接的地方跟第2张图片比起来好象黑一点，这是造成这几个pin open 的主要原因。请问有哪位大侠遇到过这种情况没？这种情况是怎么造成的了？
bad one.JPG
good one.JPG
rrac001 at
很怀疑楼主的说法：光学显微镜下的照片在不同的光照强度下照片颜色会不同，所以不能以照片“黑”一点作为判断失效位置的依据
Tony_hf123 at
好像是下面的Metal burn out,不过最好做delayer验证一下，Pad open应该是很好查。
当然不会因为是光的原因,如果是因为光的原因我应该不会把照片晒出来的..而且我看了很多,只有open 的是黑的.而且肯定的是腐蚀也没过头.
还想请问一下delayer 该怎么做啊?
如果2张图都是同一种芯片的相同部位的话。
第一张图里面PAD和电路之间的AL好像没了，不是decap造成的，因为PAD都很完好。
从第二张图线路的色泽上看，下层AL的色泽应该和上层的一样。反过来看第一张图，色泽完全不同，同时第一张图中下层AL的边缘还有点发白，好像AL被什么玩意吃掉了似的。
可以做个竖的剖面看看。
应该是晶元上的问题，难道是用错了光刻板？
sunxiangjyl at
3L说的对, microscopy自身的原因很容易引起图象的变化..
从图片上看不大会是pad这里open, 如果pad open,decap后wire很容易就掉了..
建议x-ray+window decap,看看线的另一端.
另外如果有相同的样品,可以用TDR试试.
owenshev at
怀疑是否open,建议 做cross-section磨到想对应的pin,还有应该看SEM的图
Tony_hf123 at
LZ的判断是对的，不是腐蚀过头或者OM成像的原因。
颜色发黑是因为底层连接到ESD circuit的metal被烧毁，所以表现为open, 应该是EOS/ESD issue。
LZ在哪个城市？很多FA service provider都能提供剥层。
zhzh1979 at
可以肯定的是与封装无关，应该是Wafer问题。从2颗die对比，只能得到一个结论。连接Pad的metal已经损坏。我想问下wafer几寸片？失效比例多少？很有可能是边缘芯片。。
常在水边 at
我的意见是：园片光刻可能用错版了。下层AL该有的地方没有AL，该没有AL的地方有AL。
不要做这个或哪个，用显微镜一看便知。
[ 本帖最后由 常在水边 于
15:59 编辑 ]
caoyongfei at
这个问题肯定不是黑的原因啦，不知道楼主是不是说的是我附件画红框的地方呢，要是这里的话，从显微镜离看，我个人角度来说，就算是调节亮度。是不会导致下面称为黑色的，楼主可以和这颗失效芯片其他PIN位做个对比，不是更好，贴出来，我们也好判断，不过倒是可以做个去层看看，要是下面在做版的时候没有的话，也可以看出啦。要是烧坏的话，就更好看啦，pad open了这个原因还是比较好查倒是真的，
caoyongfei at
补上附件，红框内吗
bad one.JPG
会不会是decap开过头了？over etch了呢
版主还是版主... 基本上把问题都看透了...
关于什么over-etch,光线等原因基本可以排除.
但关于版主所说的用错了光刻板,我有点疑问...因为可能是我没把问题说明白,除了这三个failing pin其它的pin 都是正常的.而且只有这三个pin 是黑的,别的pin 跟正常的是一样的.
fly2free at
我比较倾向于zhzh1979的猜测------lz开封之前应该有过电测，相应的结果有联系么？
QUOTE:原帖由 hy1190 于
00:41 发表
版主还是版主... 基本上把问题都看透了...
关于什么over-etch,光线等原因基本可以排除.
但关于版主所说的用错了光刻板,我有点疑问...因为可能是我没把问题说明白,除了这三个failing pin其它的pin 都是正常的.而且 ... 光刻板我那是乱猜的，这个失效原因还真不好说。查原因还是要让FAB里面去找。
从图片看，是这3个pin的底层AL条缺失。困惑我的是AL条图案还在。如果是底层AL的光刻板用错，不应该出现图案的。不知道会不会是介质层开孔的板用错了。没这么巧合吧。这种问题一般都是整批报废。
另外正如11楼的回复所说的，从失效管芯图里面的色泽看，真的像是该有的地方没有AL，该没有AL的地方全是AL（好像光照反了似的）。但如果真是这样，不应该其他pin都正常（没这么巧合吧）。这里面有点邪门了。
建议做个剖面看下层次就能确认了，这个case剖面比剥层更直观。
失效率如何？如果不是整批报废，边缘芯片倒真有可能。
[ 本帖最后由 zenix 于
19:56 编辑 ]
版主,我彻底服了你了! 真的可能是边缘芯片.
有一点可能我没说,这批芯片是经过测试过才送到我们厂来的(理论上应该是好的).而且好象这批料有很多都有这种情况(大概0.5%的样子).每一粒料都有一两个pin 是这种情况.
还有因为我不是搞FAB 的所以你能不能跟我解释一下这个边缘芯片是怎么造成的啊?边缘芯片用英语怎么说啊?
mengshi2007 at
如果没一粒都是这种情况，我觉得倒无大碍，如果在测试有失效的话就是晶圆的问题
haha888 at
哎！真是说什么的都有！
一看就知道是边缘die, 从上往下的第二层Al层缺失。一般发生在整个die的角落上。
kanigia at
但问题是这种有明显缺陷的边缘DIE为什么会封出来呢？
难道LZ的这个产品是盲封的吗？在国内应该没有哪家DH敢这么做；因为CP测试费用不高而盲封的损失是大大的。假如是CP过的，这种边缘DIE肯定会打点打掉。
难道要怀疑封装误封了打点的DIE吗？我觉得是不大可能的。
我不清楚这个产品CP要不要trimming（我看不到图，先猜测一下），CP测试在trimming之前，trimming之后不测了（或者只量电阻没测功能）；我觉得有可能是trimming坏了。
[ 本帖最后由 kanigia 于
15:46 编辑 ]
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