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chipscope只能显示标号？
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& & 新手，用chipscope抓取信号，按照网上众多教程，的确是成功了，但是有一点不同，教程上最后的抓取的信号都是真实的名称，如cnt&1&，cnt&2&，dout之类的，而我的信号却都是标号，如data&0&,data&1&....
& & 各种不同的信号都统一用这种方式显示，很不方便理解，里面倒是可以一个一个的修改名称，但是如果量太大的话就很麻烦，想问问各位也遇到这种情况么？还是说我哪儿设置出了问题？？
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chipscope下载的时候，前面有个打钩的好像用于clear的勾上就可以了吧
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开始不是要用core inserter生成cdc文件么，这时不应该是标号和要观察的真实名称都对应上了吗
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loveajia 发表于
chipscope下载的时候，前面有个打钩的好像用于clear的勾上就可以了吧
嗯，好的，明天我去试试！谢谢！
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JokerLone 发表于
开始不是要用core inserter生成cdc文件么，这时不应该是标号和要观察的真实名称都对应上了吗 ...
那时候是对上的，但是下载后看波形的时候就变成标号了。
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loveajia 发表于
chipscope下载的时候，前面有个打钩的好像用于clear的勾上就可以了吧
不行啊，下载时没有那个啊，只有个select new file！
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File-import 选中.cdc文件，这个导入了么
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你这样吧&&你用JTAG下载进去BIT文件&&然后再用chipscope导入CDC文件& &. 我用chipscope 表示没遇到你那情况，遇到了都是我导入cdc错误 或者没导入CDC
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zy_kpp 发表于
你这样吧&&你用JTAG下载进去BIT文件&&然后再用chipscope导入CDC文件& &. 我用chipscope 表示没遇到你那情况 ...
好的，明天我试试！
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machairodus 发表于
不行啊，下载时没有那个啊，只有个select new file！
好吧，不知道你用的是什么版本的。我这 ise 13.2 chipscope下载的时候，除了选择的.bit和.cdc，还有parallel 和 清除的那个打钩的。。
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你工程路径有中文吧，以前遇到过这个问题，偶然发现才解决的
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FPGA/HDL（17）
索性再破例一下，成个系列也行。
1.建立工程&
2.插入及配置核&
2.1运行Synthesize&
2.2新建cdc文件&
2.3 ILA核的配置&
3. Implement and generate programming file&
4.利用Analyzer观察信号波形&
4.1连接器件&
4.2下载配置fpga&
4.3载入信号端口名&
4.4设置触发信号&
4.5运行并观察信号波形&
1.&建立工程
ChipScope是配合Xilinx Ise使用的片内逻辑分析工具，使用的第一步是建立ise工程文件，详细步骤可参考ise使用说明。如果已有建好的ise工程，可跳过此步骤，打开已有工程即可。
建立工程时注意正确添加.v源文件和.ucf管脚配置文件。
2.&插入及配置核
&&&&&&& 这里介绍的是ICON核和ILA核的使用方法。ILA核提供触发和跟踪功能，根据用户设置的触发条件捕获数据；然后在ICON的控制下，通过边界扫描口将数据上传到PC；最后在Analyzer中显示出信号波形。
2.1&运行Ise的Synthesize
&&&&&&&&& 单击选中sources栏中的顶层源文件，右键点击processs栏中的Synthesize，点击Run，进行代码综合。
2.2&新建cdc文件
&&&&&&&&& 右键单击sources栏中顶层源文件，点击new source，选择chipscope definition and connection file，设好文件名及文件路径，勾选add to project，然后一直点next完成建立。
2.3&核的配置
&&&&&&&&& 双击sources栏中的刚刚建立的cdc文件，启动core inserter。点击两次next，进入ILA的设置界面，首先是trigger parameters界面。
&&&&&&&&& 弹出netlist changed的提示框，点选ok刷新网表。通过number of input trigger ports可设置要观察波形的组数，通过trigger width可设置每组观察的信号的数目。
点击next进入capture parameters界面。通过data depth可设置信号采集的时钟周期数，采集数目越多，观察信号的时间越长。
&&&&&&&&&&&&& 点击next进入net connections界面。可以看到net connections端口列表显示红色字体，表示端口没有完全连接；当全部端口都与具体信号连接时，字体变为黑色。
&&&&&&&&&&&&& 双击clock ports打开select net对话框。首先连接时钟信号，在右边net selections框中点clock signals，选择时钟的信道CH0，在左下方的信号列表中找到时钟信号，单击选中，然后单击右下方make connections按钮，完成clk信号的连接。
&&&&&&&&&&
&&&&&&&&& 在右边net selections框中点trigger/data signals，用同样的方法连接所有想要观察的信号。如果之前设置观察多组信号，可点击右下方TP0/TP1切换信号组。连接完成后点击下方OK退出select net对话框，然后点击return to project navigator退出core inserter，并保存设置。
3.&Implement和Generate Programming File
&&&&&&& 单击选中sources框中顶层源文件，运行processes框中的Implement。注意，如果Implement过程中报错端口连接不完全，应返回ILA配置检查端口是否全部连接。
&&&&&&& 右键单击Generate Programming File，点击properties，在startup options中将start-up clock设为JTAG clock，点击ok。
&&&&&&& 运行Generate Programming File，生成.bit文件。
4.&利用Analyzer观察信号波形
&&&&&&& 运行process框中的analyze design using chipscope，进入chipscope pro analyzer。
4.1&连接器件
&&&&&&& 单击左上角file下面的图标，连接到器件，弹出对话框选ok。
4.2&下载配置fpga
&&&&&&& 右键点击my device1（即fpga芯片），单击configure，弹出对话框，点select new file，选择之前生成的.bit文件，点击ok，之后程序将把design下载到fpga。
4.3&载入信号端口名
&&&&&&& 单击file-&import，点击select new file选中cdc文件，然后点击ok。此时可以看到端口列表中的端口名称都变成了对应的信号名称。
4.4&设置触发信号
&&&&&& 双击trigger setup打开触发信号设置框，在value栏中可设置开始信号采集的触发信号值，其中每一位对应一个端口，按照端口顺序排列。例如图中设置为端口0（cle）为1，并且端口7（clk）为0时开始采集信号。X表示任意值。
4.5&运行并观察波形
&&&&&&& 单击左上角三角形按钮启动fpga电路，当各端口信号满足设置的触发信号时，程序开始采集信号，并在waveform中显示采集到的信号。可通过左上角的一系列控制按钮调节波形显示。
1、&当对源文件进行过修改后需重新运行Synthesize、Implement、Generate programming file，生成.bit文件，并在chipscope analyzer中通过configure重新加载.bit文件。
参考知识库
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&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&签到排名：今日本吧第个签到，本吧因你更精彩，明天继续来努力！
本吧签到人数：0成为超级会员，使用一键签到本月漏签0次！成为超级会员，赠送8张补签卡连续签到：天&&累计签到：天超级会员单次开通12个月以上，赠送连续签到卡3张
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我用ISE的ChipScope看波形，可是没有波形，是什么原因？收藏
仅仅是一个计数器……
20年前的ps游戏全新复刻驾临pc端
先用modelsim或者ncvlog或者ise仿真看结果是不是正确。然后检查chipscope操作流程对了没。然后看看你的采样时钟与counter的变化率是否匹配。然后检查一下你的观测信号是不是选对了。
谢谢关注！后来的原因找到了，是因为不熟悉ISE的开发流程，都没有配置好管脚。后来把管脚映射好之后就可以看到波形了。
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signal tap简单详细使用
&&&&&FPGA开发过程中，能够方便的观察模块中信号的时序变化对逻辑的开发有很重要的意义。在quartus中的signal
就是能够方便的抓取模块中的信号，这类似与ISE的chipscope，但是在vivado中就没有了，必须内部例化ila，抓取的数据也不太方便，所以个人对vivado的使用还是感觉不太方便。言归正传，这里将详细讲解signal
tap的使用，我使用的quartus版本为10.1.
1.创建并设置STP文件
STP是signal tap的缩写，在quartus界面中点击file，选中new，弹出下面框：
选中SignalTap II
Logic A nalyzer File点击OK，弹出下面框：
2.在STP文件中添加实例（instance）
添加方法：在上图中的instance窗口中点击右键，选择create instance。
默认情况下，STP中有一个默认名为auto_signaltap_0的instance，双击auto_signaltap_0可以修改为自己定义的名字。
3.在instance中添加观测节点（nodes）
点击Edit，选中Add Nodes...(此处有一个需要注意的：上面的步骤必须在打开一个工程后操作，否则Edit中的Add
Nodes...将会是灰色，无法选中)&，然后弹出：
这个时候就需要添加你所需要抓取的信号。Look
in中选择抓取的信号所在的模块，Filter修改为：
II:pre-synthesis.(这两步非常重要，否则的话在Nodes
Found中会提示non-mathcad)，在Named中输入所需抓取的信号名（貌似必须是全名），点击List，在Nodes
Found中就会出现该信号，双击该信号，该信号就会出现在Selected
Nodes里面。同样在Named中输入另外需要抓取的信号，使之出现在Selected
Nodes里面。添加完所有的信号后，点击OK。
4.为instance添加采样时钟
&&& 点击软件中下部的Setup按键，在右边会出现：
点击上图的clk旁边的[...]将会弹出与上面一样的Noder
Finder窗口，选择好合适的时钟信号。然后设置一些基本的参数：
采样深度，Sample depth
个人建议选大些，但是又不能超过FPGA资源，不然在后面的编译会报错。
RAM类型，这个默认为auto，不用管
触发，Trigger 这个在初期使用signal
tap就选择默认，后期可以根据具体信号波形来设置。
5.重新编译添加了signal tap工程
在quartus10.1中一般在上面的步骤都做好后，关闭signal
tap窗口一直点击OK就行。为了确保工程中的确添加了我们刚刚新建的stp文件，可以打开工程，选中Entity中的顶层，右键点击settings，就会出现：
选中左边的SignalTap II Logic
Analyzer，在右边[...]选中刚刚新建的stp文件。
6.编译和下载代码
按照一般的方法，编译和生成sof文件。下载代码需要在SignalTap
II&中下载，双击stp文件，就会弹出：
给板子上电，并且连上JTAG线（有的称为仿真器）。界面就会变成：
点击右上角的SOF Manager后面的[...]，选择好刚刚生成的SOF文件，然后点击program
7.抓取数据，观测波形
在下载好sof后，点击Instance Manager旁边的run
analyzer（也就是红色的三角标志），就会弹出：
界面上就是抓取出来的信号波形，此时完成了signal
tap的基本操作。
理论分析：
1.SignalTap II 的优缺点（摘自《altera
FPGA/CPLD设计（基础篇）》（第2版））
1.不占用额外的I/O管脚
&&&&&&&&&&&&&&&&&&&2.不占用PCB上的空间
&&&&&&&&&&&&&&&&&&
3.不破坏信号的完整性
&&&&&&&&&&&&&&&&&&
4.相对传统逻辑分析仪设备，SignalTap II
免费试用。
缺点：SignalTap II
中抓取数据的深度取决于RAM剩余大小，特别是在低端的FPGA中，特别是学习板中，由于RAM太小，抓取的数据太少，SignalTap
II 基本对设计没有帮助。
2.触发位置的选择
以前似乎有四种选择，现在好像只能找到三种：
&&&&&&&&&&
1.Pre trigger
position&&&&&&&
:采样的数据12%为触发前，88%为触发后
&&&&&&&&&&
2.Center trigger position&&
:采样的数据50%为触发前，50%为触发后
&&&&&&&&&&&3.Post
position&&&&&&
:采样的数据88%为触发前，12%为触发后
【】【】【】【】
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FPGA（35）
软件开发环境（26）
1. 先在综合中设置保持层次，以便在chipsope中保持原电路代码结构
&&&&右键Synthesize-&Process Properties..
2. 添加CDC文件，给ChipScope使用
2.1 建立.cdc文件
添加完成后，项目分支中出现cdc文件
2.2 双击该图标，进入cdc设置窗口，点next
继续点next
在下面的窗口中进行chipsope参数配置：
2.2.1 设定要监测的信号个数：下图中设置26个
2.2.2 设定监测范围，这项设置与使用的FPGA所自带的RAM大小相关，如设置过大在implement时会报错，下图设置4096深度
2.2.3 选择要监测的信号及时钟信号：
2.2.3.1 选择时钟信号，下图以clk信号为例
2.2.3.2 设置要监测的信号：
这个步骤中寻找需要的信号，可以使用Filter，在Filter中输入相关字符加*，即可把包含相关字符的所有信号找出
2.3 所有设置完成后，点击保存
3. 生成.bit文件，运行ChipScope
3.1 生成.bit文件：双击Generate Programming File，第一次运行会比较慢
(右键Generae Programming File -& Process Properties -& Startup Options -& FPGA Start-Up Clock可选JTAG，这个是干什么用的还没试过，可尝试，括号内的动作可以不做)
3.2 用Xilinx仿真器将PC和FPGA连接起来。
3.3 运行ChipScope
&&&&&& 双击 Analyze Design Using ChipScope
3.1 在弹出的窗口中，点击连接按钮
3.2 添加生成的.bit文件
&&&&& 因直接配置给FPGA，所以右键DEV:0
3.3 导入cdc文件
&&&&&&File -& Import
3.4 Trigger 设置
先点击Trigger Setup，然后在右边的观察信号组中，点击一下M0:TriggerPort0，将之前所选信号展开。
设置触发条件，在所选触发信号的Value栏中填写触发条件，R代表上升沿，F代表下降沿。
设置监测位置：下图中的值代表从触发位置往前的距离，整个监测宽度由2.2.2中设定，所以此值不能大于2.2.2中的设定值（本例为4096）
3.5 打开波形窗口，点击运行
&&&&& 当触发条件满足时，即产生相应波形
&图中T！按钮代表实时触发，三角按钮代表触发一次。
参考知识库
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原创：185篇
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