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　　适用了20余年的摩尔定律近年逐渐有了失灵的迹象。从芯片的制造来看，7nm就是硅材料芯片的物理极限。不过据外媒报道，劳伦斯伯克利国家实验室的一个团队打破了物理极限，采用碳纳米管复合材料将现有最精尖的晶体管制程从14nm缩减到了1nm。那么，为何说7nm就是硅材料芯片的物理极限，碳纳米管复合材料又是怎么一回事呢？面对美国的技术突破，中国应该怎么做呢？
　　image credit：extremetch
　　| XX nm制造工艺是什么概念？
　　芯片的制造工艺常常用90nm、65nm、40nm、28nm、22nm、14nm来表示，比如Intel最新的六代酷睿系列CPU就采用Intel自家的14nm制造工艺。现在的CPU内集成了以亿为单位的晶体管，这种晶体管由源极、漏极和位于他们之间的栅极所组成，电流从源极流入漏极，栅极则起到控制电流通断的作用。
　　而所谓的XX nm其实指的是，CPU的上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。
　　栅长越短，则可以在相同尺寸的硅片上集成更多的晶体管――Intel曾经宣称将栅长从130nm减小到90nm时，晶体管所占得面积将减小一半；在芯片晶体管集成度相当的情况下，使用更先进的制造工艺，芯片的面积和功耗就越小，成本也越低。
　　栅长可以分为光刻栅长和实际栅长，光刻栅长则是由光刻技术所决定的。由于在光刻中光存在衍射现象以及芯片制造中还要经历离子注入、蚀刻、等离子冲洗、热处理等步骤，因此会导致光刻栅长和实际栅长不一致的情况。另外，同样的制程工艺下，实际栅长也会不一样，比如虽然三星也推出了14nm制程工艺的芯片，但其芯片的实际栅长和Intel的14nm制程芯片的实际栅长依然有一定差距。
　　| 为什么说7nm是物理极限？
　　之前解释了缩短晶体管栅极的长度可以使CPU集成更多的晶体管或者有效减少晶体管的面积和功耗，并削减CPU的硅片成本。正是因此，CPU生产厂商不遗余力地减小晶体管栅极宽度，以提高在单位面积上所集成的晶体管数量。不过这种做法也会使电子移动的距离缩短，容易导致晶体管内部电子自发通过晶体管通道的硅底板进行的从负极流向正极的运动，也就是漏电。而且随着芯片中晶体管数量增加，原本仅数个原子层厚的二氧化硅绝缘层会变得更薄进而导致泄漏更多电子，随后泄漏的电流又增加了芯片额外的功耗。
　　为了解决漏电问题，Intel、IBM等公司可谓八仙过海，各显神通。比如Intel在其制造工艺中融合了高介电薄膜和金属门集成电路以解决漏电问题；IBM开发出SOI技术――在在源极和漏极埋下一层强电介质膜来解决漏电问题；此外，还有鳍式场效电晶体技术――借由增加绝缘层的表面积来增加电容值，降低漏电流以达到防止发生电子跃迁的目的......
　　上述做法在栅长大于7nm的时候一定程度上能有效解决漏电问题。不过，在采用现有芯片材料的基础上，晶体管栅长一旦低于7nm，晶体管中的电子就很容易产生隧穿效应，为芯片的制造带来巨大的挑战。针对这一问题，寻找新的材料来替代硅制作7nm以下的晶体管则是一个有效的解决之法。
　　| 1nm制程晶体管还处于处于实验室阶段
　　碳纳米管和近年来非常火爆的石墨烯有一定联系，零维富勒烯、一维碳纳米管、二维石墨烯都属于碳纳米材料家族，并且彼此之间满足一定条件后可以在形式上转化。碳纳米管是一种具有特殊结构的一维材料，它的径向尺寸可达到纳米级，轴向尺寸为微米级，管的两端一般都封口，因此它有很大的强度，同时巨大的长径比有望使其制作成韧性极好的碳纤维。
　　碳纳米管和石墨烯在电学和力学等方面有着相似的性质，有较好的导电性、力学性能和导热性，这使碳纳米管复合材料在超级电容器、太阳能电池、显示器、生物检测、燃料电池等方面有着良好的应用前景。此外，掺杂一些改性剂的碳纳米管复合材料也受到人们的广泛关注，例如在石墨烯/碳纳米管复合电极上添加CdTe量子点制作光电开关、掺杂金属颗粒制作场致发射装置。本次外媒报道的劳伦斯伯克利国家实验室将现有最精尖的晶体管制程从14nm缩减到了1nm，其晶体管就是由碳纳米管掺杂二硫化钼制作而成。不过这一技术成果仅仅处于实验室技术突破的阶段，目前还没有商业化量产的能力。至于该项技术将来是否会成为主流商用技术，还有待时间检验。
　　技术进步并不一定带来商业利益
　　在过去几十年中，由于摩尔定律在确实发挥作用，使中国半导体制造技术在追赶西方的过程中始终被国外拉出一段距离。而近年来，芯片制造技术进步放慢，摩尔定律出现失效的客观现象，对于中国半导体产业追赶西方来说是一大利好。摩尔定律失效，一方面既有技术因素――先进光刻机、刻蚀机等设备以及先进芯片制造技术研发技术难度大、资金要求高......另一方面也有商业上的因素。
　　在制造工艺到达28nm以前，制造工艺的每一次进步都能使芯片制造厂商获得巨额利润。不过，在制造工艺达到14/16nm之后，技术的进步反而会使芯片的成本有所上升――在Intel最先研发出14nm制造工艺时，曾有消息称其掩膜成本为3亿美元。当然，随着时间的推移和台积电、三星掌握14/16nm制程，现在的价格应该不会这么贵。但英特尔正在研发的10nm制程，根据Intel官方估算，掩膜成本至少需要10亿美元。新制造工艺之所以贵，一方面是贵在新工艺高昂的研发成本和偏低的成品率，另一方面也是因为光刻机、刻蚀机等设备的价格异常昂贵。因此，即便先进制造工艺在技术上成熟了，但由于过于高昂的掩膜成本，会使客户在选择采用最先进制造工艺时三思而后行，举例来说，如果10nm制造工艺芯片的产量低于1000万片，那么光分摊到每一片芯片上的掩膜成本就高达100美元，按国际通用的低盈利芯片设计公司的定价策略8：20定价法――也就是硬件成本为8的情况下，定价为20，别觉得这个定价高，其实已经很低了，Intel一般定价策略为8：35，AMD历史上曾达到过8：50......即便不算晶片成本和封测成本，这款10nm CPU的售价也不会低于250美元。同时，相对较少的客户会导致很难用巨大的产量分摊成本，并最终使企业放缓对先进制造工艺的开发和商业应用。也正是因此，28nm制造工艺被部分业内人士认为是非常有活力的，而且依旧会被持续使用数年。
　　| 中国应脚踏实地解决现实问题
　　对于劳伦斯伯克利国家实验室将现有最精尖的晶体管制程从14nm缩减到了1nm，国人不必将其看得太重，因为这仅仅是一项在实验室中的技术突破，哪怕退一步说，该项技术已经成熟且可以商业化，由于其在商业化上的难度远远大于Intel正在研发的10nm制造工艺――其成本将高昂地无以复加，这会使采用该技术生产的芯片价格居高不下，这又会导致较少客户选择该项技术，进而恶性循环......从商业因素考虑，大部分IC设计公司恐怕依旧会选择相对成熟，或者称为相对“老旧”的制造工艺。
　　对于现在的中国半导体产业而言，与其花费巨大人力物力财力去探索突破7nm物理极限，还不如将有限的人力物力财力用于完善28nm制程工艺的IP库和实现14nm制造工艺的商业化量产。毕竟，对于国防安全领域而言，现有的制造工艺已完全够用（美国的很多军用芯片都还是65nm的），对于商业芯片而言，很多芯片对制程的要求并不高，像工控芯片、汽车电子、射频等都在使用在一些硬件发烧友看起来显得老旧的制程，而对于PC和手机、平板电脑的CPU、GPU而言，14nm/16nm的制造工艺已经能将性能和功耗方面的需求平衡的很好。笔者认为，相对于耗费大量资源去研发新材料突破7nm物理极限，还不如脚踏实地地解决现实问题。
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cpu几纳米什么意思
学习啦【CPU知识】 编辑：捷锋
　　纳米技术其实就是一种用单个原子、分子制造物质的技术。 下面，就让学习啦小编带您一起去了解几纳米是什么意思。
　　从第一颗处理器到90纳米处理器，乃至65纳米处理器都是如此。英特尔把这种以两年为周期的芯片与微体系结构快速发展步调称为&Tick-tock&战略。当硅制程技术&Tick&与微体系结构&Tock&交替发展到65纳米阶段时，进一步突破遇到了难以逾越的瓶颈。
　　我们知道，一般的晶体管可分为低电阻层、多晶硅栅极和二氧化硅电介层。其中，二氧化硅电介层在65纳米时代已降低至相当于五层原子的厚度，再进一步缩小则会遭遇电介层的漏电而达到极限。
　　但是，对业界影响深远的摩尔定律并没有因此而失去效力。经历千万次的试验，英特尔将一种熔沸点和强度都极高且抗腐蚀性的新型金属铪(Hf)运用到芯片处理技术当中，创造出英特尔45纳米高K金属栅极硅制程技术层，替换二氧化硅电介层。
　　英特尔45纳米高K技术能将晶体管间的切换功耗降低近30%，将晶体管切换速度提高20%，而减少栅极漏电10倍以上，源极向漏极漏电5倍以上。这就为芯片带来更低的功耗和更持久的电池使用时间，并拥有更多的晶体管数目以及更小尺寸。
　　2007年，英特尔发布第一款基于45纳米的四核英特尔至强处理器以及英特尔酷睿2至尊四核处理器，带领世界跨入45纳米全新时代。
　　难以置信的伟大突破!请继续探索45纳米世界，发现更多惊奇。
　　cpu几纳米什么意思：高K金属栅极
　　在处理器量产中采用的45nm芯片生产工艺和同时提及的高K-金属栅极有什么关系吗?高K-金属栅极到底是什么?为什么说研制高K-金属栅极并将之付诸量产是半导体业界里程碑式的技术变革和突破?
　　cpu几纳米什么意思：极限
　　我们天天说45nm制程，但真正明白其含义的朋友恐怕并不多，这里我们首先来明确下这个概念。45nm(1&m=1000nm，1nm为10亿分之一米)不是指的芯片上每个晶体管的大小，也不是指用于蚀刻芯片形成电路时采用的激光光源的波长，而是指芯片上晶体管和晶体管之间导线连线的宽度，简称线宽。半导体业界习惯上用线宽这个工艺尺寸来代表硅芯片生产工艺的水平。早期的连线采用铝，后来都采用铜连线了。
　　我们知道，处理器性能的不断提高离不开优秀的核心微架构设计，而芯片生产工艺的更新换代是保证不断创新设计的处理器变为现实的基础。每一次制作工艺的更新换代都给新一轮处理器高速发展铺平了大道。因为线宽越小，晶体管也越小，让晶体管工作需要的电压和电流就越低，晶体管开关的速度也就越快，这样新工艺的晶体管就可以工作在更高的频率下，随之而来的就是芯片性能的提升。
　　大家习惯了芯片生产工艺两年一次的更新换代，给大家的感觉好像是从65nm到45nm同以前从130nm到90nm，以及从90nm到65nm一样没有什么特别的。根据摩尔定律，就是每18个月，在同样面积的硅片上把两倍的晶体管&塞&进去，从单个晶体管的角度来看，为了延续摩尔定律，我们需要每两年把晶体管的尺寸缩小到原来的一半。现在的工艺已经将晶体管的组成部分做到了几个分子和原子的厚度，组成半导体的材料已经达到了它的物理电气特性的极限。最早达到这个极限的部件是组成晶体管的栅极氧化物&&栅极介电质，现有的工艺都是采用二氧化硅(SiO2)层作为栅极介电质(图1)。大家也把源极(Source)和漏极(Drain)之间的部分叫做沟道(Channel)，在栅极氧化物上面是栅极(Gate)。
　　晶体管的工作原理其实很简单，就是用两个状态表示二进制的&0&和&1&。源极和漏极之间是沟道，当没有对栅极(G)施加电压的时候，沟道中不会聚集有效的电荷，源极(S)和漏极(D)之间不会有有效电流产生，晶体管处于关闭状态。可以把这种关闭的状态解释为&0&，当对栅极(G)施加电压的时候，沟道中会聚集有效的电荷，形成一条从源极(S)到漏极(D)导通的通道，晶体管处于开启状态，可以把这种状态解释为&1&。这样二进制的两个状态就由晶体管的开启和关闭状态表示出来了。
　　我们可以把栅极比喻为控制水管的阀门，开启让水流过，关闭截止水流。晶体管的开启/关闭的速度就是我们说的频率，如果主频是1GHz，也就是晶体管可以在1秒钟开启和关闭的次数达10亿次。
　　从65nm开始，我们已经无法让栅极介电质继续缩减变薄，而且到45nm，晶体管的尺寸要进一步缩小，源极和漏极也靠得更近了，如果不能解决栅极向下的漏电问题以及源极和漏极之间的漏电问题，新一代处理器的问世可能变得遥遥无期。
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