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模拟cmos集成电路设计 CMOS集成电路ESD设计_图文
导读：ＣＭＯＳ集成电路ＥＳＤ设计，Ｄｉｓｃｈａｒｇｅ）保护设计的防护电，输出端、电源与地之间的ＥＳＤ保护设计，ＥＳＤ保护可以增强电路的可靠性，ＥＳＤ保护电路中图分类号：ＴＮ４，设计是ＣＭＯＳ集成电路可靠性设计的重要任务之一，因ＥＳＤ产生的原因及其对电路放电的方式不同，图１ＥＳＤ分类实验电路（人体模型），３静电放电防护设计基本概念，静电放电防护电路是集成电路上专门用来做静电放电防护用的特殊电路，此静电
第３期２００８年６月
ＭＩＣＲＯＰＲＯＣＥＳＳＯＲＳ
Ｎｏ．３Ｊｕｎ．，２００８
ＣＭＯＳ集成电路ＥＳＤ设计
蒋玉贺，王爽
（中国电子科技集团公司第四十七研究所，沈阳１１００３２）
要：主要介绍了人体的静电模型和ＩＣ中ＥＳＤ（Ｅｌｅｃｔｒｉｃ
Ｓｔａｔｉｃ
Ｄｉｓｃｈａｒｇｅ）保护设计的防护电
路以及注意事项，包括输入端口两级ＥＳＤ保护结构和版图要求，输出端、电源与地之间的ＥＳＤ保护设计，ＥＳＤ保护可以增强电路的可靠性。同时简要介绍了输入、输出端口电源、地，以及必须遵循的ＥＳＤ规则。
关键词：人体模型；ＥＳＤ设计；ＥＳＤ保护电路中图分类号：ＴＮ４
文献标识码：Ｂ
文章编号：１００２—２２７９（２００８）０３—００１９—０３
ＥＳＤＤｅｓｉｇｎＴｅｃｈｎｏｌｏｇｉｅｓｉｎＣＭＯＳＩｎｔｅｇｒａｔｅＣｉｒｃｕｉｔ
ＪＩＡＮＧＹｕ—ｈｅ，ＷＡＮＧＳｈｕａｎｇ
４７ｔｈＲｅｓｅａｒｃｈＩｎｓｔｉｔｕｔｅｏｆＣｈｉｎａＥｌｅｃｔｒｏｎｉｃｓＴｅｃｈｎｏｌｏｇｙＧｒｏｕｐＣｏｒｐｏｒａｔｉｏｎ，Ｓｈｅｎｙａｎｇ１１００３２，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ：ＴｈｉｓｐａｐｅｒｉｎｔｒｏｄｕｃｅｓＨｕｍａｎｂｏｄｙＥＳＤｍｏｄｅｌａｎｄｔｈｅＥＳＤｐｒｏｔｅｃｔｉｏｎｃｉｒｃｕｉｔＤｅｓｉｇｎａｎｄｎｏｔｉｃｅ，ｉｎｃｌｕｄｉｎｇＥＳＤ
ｄｅｓｉｇｎｐｒｏｔｅｃｔｉｏｎｓｔｒｕｃｔｕｒｅｓａｎｄ
ｌａｙｏｕｔｒｅｑｕｉｒｅｍｅｎｔ，ｏｕｔｐｕｔ
Ｐｉｎ、ＶＤＤａｎｄＶＳＳ
ｐｒｏｔｅｃｔｉｏｎｄｅｓｉｇｎ，ＥＳＤｐｒｏｔｅｃｔｉｏｎ
ｉｍｐｒｏｖｅｔｈｅｓａｆｅｔｙｏｆｃｉｒｃｕｉｔ．Ａｌｓｏｉｎｔｒｏｄｕｃｅｉｎｐｕｔｐｉｎ、ｏｕｔｐｕｔＰｉｎ、
ＶＤＤａｎｄＶＳＳ，ｉｔｇｎｅｃｅｓｓａｒｙｔｏｆｏｌｌｏｗＥＳＤｐｒｏｔｅｃｔｉｏｎ
ｄｅｓｉｇｎ
ｒｕｌｅｓ．
Ｋｅｙｗｏｒｄｓ：Ｈｕｍａｎｂｏｄｙｍｏｄｅｌ；ＥＳＤｄｅｓｉｇｎｔｅｃｈｎｏｌｏｇｉｅｓ；ＥＳＤｐｒｏｔｅｃｔｉｏｎ／Ｏｎｃｉｒｃｕｉｔ
ＥＳＤ（Ｅｌｅｃｔｒｉｃ
Ｓｔａｔｉｃ
间放电电流的尖峰值大约是１．３３Ａｏ如图１所示ｏｌ
Ｄｉｓｃｈａｒｇｅ）保护结构的有效
设计是ＣＭＯＳ集成电路可靠性设计的重要任务之一，其ＥＳＤ结构与工艺技术、特征尺寸密切相关，随着Ｉｃ工艺技术的进一步发展，特征尺寸越来越小，管子的栅氧层厚度越来越薄，芯片的面积规模越来越大，而外围的使用环境并未改变，因此ＥＳＤ的失
效问题面临越来越严峻的考验。
２静电模型
因ＥＳＤ产生的原因及其对电路放电的方式不同，ＥＳＤ目前被分为：人体放电模式、机器放电模式、元件充电模式和电场感应模式四类。
以下的研究以人体放电模式为例。
人体的静电模型可以简化成对地的１００ＰＦ电容串联一个１．５ＫＱ的电阻，在干燥空气中，可能在１００ＰＦ上感应出较高的静电电位，由于存储的能量与电位的平方成正比，所以存储在人体等效电容的
能量很大。一般的ＩＣ经２ＫＶＥＳＤ放电电压，其瞬
图１ＥＳＤ分类实验电路（人体模型）
３静电放电防护设计基本概念
静电放电防护电路是集成电路上专门用来做静电放电防护用的特殊电路，此静电放电防护电路提供了ＥＳＤ电流路经，以免ＥＳＤ放电时电流流人ＩＣ内部电路而造成损伤。人体放电模型的ＥＳＤ来自ＩＣ外界，所以ＥＳＤ防护电路都是做在引线ＰＡＤ的旁边。在输出ＰＡＤ，其输出极大尺寸的ＰＭＯＳ及ＮＭＯＳ元件本身便可当做ＥＳＤ防护元件来用。在
作者简介：蒋玉贺（１９８０一），男，辽宁鞍山市人，助工，主研方向：半导体工艺。
收稿口期：２００６—１２—２８
?２０?微处理机
２００８矩
输入ＰＡＤ，因ＣＭＯＳ电路的输入ＰＡＤ一般都是连接到ＭＯＳ元件的栅极（ｇａｔｅ），栅极氧化层容易被ＥＳＤ
所打穿，、因此在输人极的旁边会做一组ＥＳＤ防护电
路来保护输入级的元件。在ＶＤＤｐａｄ与ＶＳＳｐａｄ的旁边也要做ＥＳＤ防护电路，因为ＶＤＤ与ＶＳＳ脚之间也可能遭受ＥＳＤ的放电。ＥＳＤ防护电路的安排必须全方位地考虑到ＥＳＤ测试的各种组合。因此，一个电路的ＥＳＤ防护电路的安排要如图２所示。
ＩｎｕｐｔＩｎｐｕｔ
ＯｕｔｐｕｔＯｕｔｕｐｔＶＤＤ－ｔｏ－Ｖ∞
Ｐｒｏｔｅｃｔｉｏｎ
Ｂｕｆｆｅｒ
Ｐｒｏｔｅｃｔｉｏｎ
Ｐ帕ｔｅｃｔｉｏｎ
图２全方位静电放电防护电路的安排
因ＥＳＤ防护电路是为了防护ＥＳＤ而加入的，故在集成电路正常工作情形下，该ＥＳＤ防护电路是不起作用的。因此加入ＥＳＤ防护电路时，要考虑下列
注意事项：＠ＥＳＤ时提供有效快速的放电回路；②保护电路的同时，抗静电结构自身也不能被损坏；③当电路在正常工作时，抗静电结构是不工作的；④由于抗静电结构是连接在ＰＡＤ两边的，所以其负作用
（例如输入延迟）必须在可以接受的范围内尽可能
的小；⑤因为ＥＳＤ时有大电流流过，应防止ＥＳＤ结
构部分发生闩锁。
３．１输入端口两级ＥＳＤ保护结构
为了使ＣＭＯＳ集成电路具有良好的ＥＳＤ能力，必须设计合适的ＥＳＤ保护电路。为了提高抗ＥＳＤ的水平，一般采用ｎｍｏｓ器件、场氧器件、ＳＣＲ器件作为第一级保护，用于ＥＳＤ的分流。在第一级与第二级之间，加入电阻Ｒ以限制流经第二级保护器件中的电流。第一级ＥＳＤ箝位器件必须在第二级
栅一地短接的ｎｌ＇ｎｏ￥器件被过冲的ＥＳＤ电流损坏之前触发。下拉的ＮＭＯＳ管在正脉冲到来时将击穿，
并触发成一个双极导通模式（Ｐ阱作为基极）。当负ＥＳＤ脉冲到来时，这器件将作为正向二极管。由于这器件是耗散ＥＳＤ能量的第一级，所以版图要求比
较均匀，以防局部热区域的能量耗散，这些热区域使温度升高很大，从而导致ＥＳＤ失败。一般还在第一
级加入ＰＭＯＳ上拉器件，ＰＭＯＳ上拉器件可以减轻ＮＭＯＳ器件耗散能量的压力。如图３所示。
ＩｎｐｕｔＩｎｔｏｍ■ＰＡＤ
ＣｉｒｃｕｉＩ
图３两级ＥＳＤ保护电路
ＭＯＳ管的击穿与源漏一衬底ＰＮ结形状、沟道
长度及栅极电压都有关。沟道短，源漏间的电场大，容易发生碰撞电离。但沟道也不能太短，太短容易造成源漏间穿通发生在碰撞电离之前。栅电位影响
ＭＯＳ管的击穿，对ＮＭＯＳ管，由于栅电压值越高，其击穿时的源漏电压越高，所以一般栅接最低电位地。
静电放电一般是使ＥＳＤ结构中的ＭＯＳ管发生雪崩
击穿，可以恢复。当静电放电所产生的热量大于该
ＥＳＤ防护元件所能承受的极限值时，该ＥＳＤ防护元
件便会烧毁，发生热击穿，如果要能承受更大的ＥＳＤ
放电电流，则必需增加该ＥＳＤ防护元件的元件尺寸及布局面积以提升其承受能力。第二级一般采用电阻和栅短接地ＮＭＯＳ管结构来实现电压箝位。输
入串联电阻用来对电压箝位器件进行限流，如果电
阻小于１００１１，通过箝位器件的电流增加，需要一个更大的箝位器件来承受所有的电流。
ＶＤＤ与ＧＮＤ的ＥＳＤ保护
ＩＣ在对Ｐｉｎ—ｔｏ—Ｐｉｎ的静电放电测试时，更容
易发生内部电路的损伤问题。
图４是一种常见芯片ＥＳＤ保护结构的设计，左
边为一个输入ＰＡＤ，右边为一个输出ＰＡＤ，最右边的ＮＭＯＳ管则是常规ＣＭＯＳ工艺电路中最常见的ＶＤＤ—ＶＳＳ电压钳位结构的设计。在电路正常工作时，相当于一个反向二极管；当有ＥＳＤ发生时，则ＮＭＯＳ管漏区的ＰＮ结反向击穿，寄生的ＮＰＮ导通从而泄放大电流并使ＶＤＤ—ＶＳＳ间的电压钳位。ＶＤＤ与ＶＳＳ间的栅源短接ＮＭＯＳ管的ｗ值应大一
些，且漏极的接触孔与栅的距离不能按最小尺寸，应
大一些，一般３斗ｍ一５斗ｍ，目的是使其足够可靠，不能在ＥＳＤ时损坏。
在次微米电路中，一般的ＶＤＤ与ＶＳＳ电源线ＥＳＤ箝制电路如图５所示。ＥＳＤＣＬＡＭＰ电路中加入了侦测ＲＣ电路，用来控制ＮＭＯＳ元件的栅极。
当有ＥＳＤ电压出现在ＶＤＤ与ＶＳＳ电源线上时，该
侦测电路会把ＮＭＯＳ管导通而放掉ＥＳＤ放电电流。
该电路具有较低的导通压降，产生的热量也较少。在正常上电时，因为正常的上电时间为毫秒级，所以
３期蒋玉贺等：ＣＭＯＳ集成电路ＥＳＤ设计
ＶＸ的充电可以跟随ＶＤＤ变化，当上升到一定电压时，Ｎ管开启，Ｐ管一直关闭，Ｖｇ＝０，连接ＶＳＳ与
ＶＤＤ的Ｎ管一直关断无效。此结构中的电阻一般可以用倒比管或阱电阻实现，注意当用阱电阻实现
时，应在阱的外围用双保护环保护，使阱电阻不能被
注人衬底的大电流影响阻值。而电容值可以用ＭＯＳ电容构成。倒向器中的ＰＮ管和连接ＶＤＤ与ＶＳＳ的大ＮＭＯＳ管的沟长应比内部电路最小沟长稍长，目的是防止ＮＭＯＳ管直接源漏击穿，此结构中的两个ＮＭＯＳ管的Ｗ值都应大一些。
图４带栅源短接ＮＭＯＳ管的静电保护电路
图５侦测ＲＣ电路
在次微米电路中，电源线上的寄生电阻与电容
效应会降低电源与地线的ＥＳＤ保护性能，因为ＥＳＤ放电发生在很短的时间内便会出现高达数安培的电
流，如果ＶＤＤ—ＶＳＳＥＳＤ保护电路的摆放位置距离静电输入ＰＡＤ太远，则可能会发生不能及时放电的效果，所以应尽可能多的在芯片的四周加入ＶＤＤ—
ＥＳＤ保护。
３．３输出ＰＡＤ保护
如果ＰＡＤ仅作为输出，保护电阻和栅短接地的ＮＭＯＳ就不需要了，省下来的空间可以用来增加ＥＳＤ保护器件栅的宽度或者增加输出驱动器件所占的面积。在输出ＰＡＤ，其输出极大尺寸的ＰＭＯＳ及ＮＭＯＳ元件本身便可当做ＥＳＤ防护元件来用，但是其布局方式必须遵守有关ＥＳＤ布局方面的规定。一般输出极的管子为了提供更大的驱动电流，Ｗ值都很大，所以都有双保护环，防止发生闩锁，ＥＳＤ发生时，也有很大的电流流过管子，双保护环也能起到
保护作用。
ＥＳＤ设计规则
在设计时，对于输入、输出端口，必须遵循一定
的ＥＳＤ规则。
例如。在靠近栅的漏端容易产生ＥＳＤ功率耗
散。在ＥＳＤ发生时，这一区域变成一个热源，并且
可以扩散到接触孑Ｌ。如果接触孔到结的距离不是足够大，接触孔将出现尖峰。输出晶体管的设计应遵
循以下规则：
?在漏端，Ｎ＋结边缘到接触孔的距离应在
３斗ｍ一５斗ｍｏ
?一般如果静电感应的电压很高，聚集的能量很大，会使得ＮＭＯＳ管的源和衬底的二极管回扫击
穿。因此，要求ＰＭＯＳ和ＮＭＯＳ管的宽长比大于１５０／１，才不会影响输人电平。
?较短的沟道长度有利于ＥＳＤ放电，当电路的沟道小于１．２ｖ，ｍ时，工艺上有ＬＤＤ注入，要求沟道
不能太短，否则会容易发生源漏穿通。
?外围ＶＤＤ、ＶＳＳ走线尽可能宽，减小走线上的电阻。
?设计一种ＶＤＤ—ＶＳＳ之间的电压钳位结构，
且在发生ＥＳＤ时能提供ＶＤＤ—ＶＳＳ直接低阻抗电流泄放通道，对于面积较大的电路，最好在芯片的四周各放置一个这样的结构，若有可能，在芯片外围放置多个ＶＤＤ、ＶＳＳＰＡＤ，也可以增强整体电路的抗
ＥＳＤ能力。
随着电子产业的蓬勃发展，元件尺寸的日益缩小、集成度也日益提高，使得静电放电对Ｉｃ造成的破坏越来越严重，各ＩＣ相关的从业人员也越来越重视这个问题，ＥＳＤ也成为集成电路可靠性的重要指
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CMOS集成电路ESD设计
作者：作者单位：刊名：英文刊名：年，卷(期)：引用次数：
蒋玉贺， 王爽， JIANG Yu-he， WANG Shuang
中国电子科技集团公司第四十七研究所,沈阳,110032微处理机
MICROPROCESSORS)0次
参考文献(4条)
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1.期刊论文 罗宏伟.师谦 集成电路抗ESD设计中的TLP测试技术 -电子产品可靠性与环境试验2003(4)
介绍了一种研究器件和电路结构在ESD期间新的特性测试方法--TLP法,该方法不仅可替代HBM测试,还能帮助电路设计师详细地分析器件和结构在ESD过程中的运行机制,有目的地进行器件ESD保护电路的设计,提高器件的抗ESD水平.
2.期刊论文 王源.陈中建.贾嵩.鲁文高.傅一玲.吉利久.Wang Yuan.Chen Zhongjian.Jia Song.Lu Wengao.FuYiling.Ji Lijiu 新型静电泄放保护电路设计方法 -半导体学报)
提出了一种新的静电泄放(electrostatic discharge,ESD)保护电路设计方法.相比传统以经验为基础、采用电路设计和硅片验证之间反复实验的ESD设计方法,新方法降低了成本,缩短了设计周期.利用该方法完成了一套基于0.5μm CMOS工艺、带ESD保护电路的输入输出单元库设计,该单元库通过了5kV的人体模型ESD测试.
本文链接：http://d..cn/Periodical_wclj.aspx
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CMOS集成电路中ESD保护技术研究
22:52:01来源: chinaaet 关键字：&&&&
　　静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。随着工艺的发展，器件特征尺寸逐渐变小，栅氧也成比例缩小。的介电强度近似为8×106V／cm，因此厚度为10 nm的栅氧击穿电压约为8 V左右，尽管该击穿电压比3.3 V的电源电压要高一倍多，但是各种因素造成的静电，一般其峰值电压远超过8 V；而且随着多晶硅金属化(Polyside)、扩散区金属化(Silicide)、多晶硅与扩散区均金属化(Salicid)等新工艺的使用，器件的寄生电阻减小，保护能力大大减弱。为适应VLSI集成密度和工作速度的不断提高，新颖的" target="_blank">集成电路NSD构思不断出现。本文将对ESD失效模式和失效机理进行了介绍，着重从工艺、器件和电路3个层次论述ESD保护模块的设计思路。　　1 ESD的失效模式　　因ESD产生的原因及其对集成电路放电的方式不同，表征ESD现象通常有4种模型：人体模型HBM(Hu-man-body Model)、机器模型MM(Machine Model)和带电器件模型CDM(-Device Model)和电场感应模型FIM(Field-Induced Model)。HBM放电过程会在几百纳秒内产生数安培的瞬间放电电流；MM放电的过程更短，在几纳秒到几十纳秒之内会有数安培的瞬间放电电流产生。CDM放电过程更短，对芯片的危害最严重，在几纳秒的时问内电流达到十几安培。　　ESD引起的失效原因主要有2种：热失效和电失效。局部电流集中而产生的大量的热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次击穿，称为热失效，加在栅氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。ESD引起的失效有3种失效模式，他们分别是：　　　硬失效：物质损伤或毁坏；　　软失效：逻辑功能的临时改变；　　潜在失效：时间依赖性失效。　　2 MOS集成电路中常用的提高ESD能力的手段　　2.1 从制程上改进　　目前从制程上改进ESD保护能力有2种方法：增加ESD注入工序和增加金属硅化物阻挡层掩模版。这两道工序提高了器件承受ESD的能力，但同时也增加了工艺成本。　　2.1.1 ESD注入工序(ESD Implantation)　　在亚微米工艺中，引进了漏端轻掺杂工序(Low Do-ng Drain)见图1(a)，这步工序在源端和漏端与栅极重叠的地方生成一个轻掺杂浓度的浅结，可以降低漏端在沟道中的电场强度分布，从而克服因热载子效应(Hot CarrierEffect)所造成的器件在使用长时间后Vth漂移的问题。该浅结一般只有0.2 m左右深，形成曲率半径比较小的尖端，静电通过时，会在该尖端先放电引起结的击穿，导致热失效。采用LDD结构的MOS器件作输出级，很容易被静电击穿，HMB测试击穿电压常低于1 000 V。　　在输入／输出端口处的MOS器件上增加ESD注入层见图1(b)，ESD Implantion可以制备深结的传统MOS器件，从而提高亚微米工艺下器件的ESD保护能力；在内部电路仍然使用有LDD结构的MOS器件。这样在提高器件性能的同时又增加了ESD的保护能力。例如在相同chan-nel width(W=300μm)情形下，LDD结构的 NMOS器件，其ESD防护能力只有约1 000 V(HBM)；但ESD-Implant的NMOS元件，其ESD防护能力可提升到4 000 V。
　　用ESD-Implant Process做的NMOS需要增加抽取SPICE参数的步骤进行电路仿真与设计。另外一种ESD-Implant的方法是在漏结上增加一高浓度注入的P结，使形成的PN结的击穿电压低于LDD结构的击穿电压，静电放电时，会先从该低击穿电压的PN结流过，而不至于在LDD尖端放电，造成损伤。这种方法不需要对MOS器件作额外的处理。　　2.1.2 金属硅化物阻挡层(Silicide Blocking或Sali-cide Blocking)　　Salicide Blocking工艺增加一张掩模版定义SalicideBlocking区域，然后去除该区域的金属硅化物，使源、漏和栅的方块电阻值恢复到原来的值，静电放电时经过大电阻时产生大的压降，同时电流减小，达到提高ESD的保护能力。增加Salicide Blocking工序，可以极大程度的提升 IC输出级的ESD保护能力，但是Salicide Blocking工序也增加了工艺的复杂度，而且在去除金属硅化物的同时，会对工艺线造成污染。　　2.2 从器件上改进　　器件在不同偏压下的特性和占用的布局面积是考核ESD器件的指标。图2是各种用作ESD保护器件的I-V特性图。图2(a)二极管正向工作电压约在0.8～1.2 V左右，但是反向工作电压约在-13～-15 V左右。因此，当相同大小的ESD放电电流流经该二极管时，在反向静电压下产生的热量远大于正向静电压情形下产生的热量，即二极管能承受的正向ESD电压将远大于反向ESD电压。　　图2(b)MOS和图2(c)的ESD承受能力与二次崩溃点电流It2有关。当ESD放电电流大于该器件的It2，该器件便会造成不可回复性的损伤，且二者的箝制电压一般较大，导致功率较高。图2(d)晶闸管(SCR)在正偏与反偏时工作电压都只有1 V左右。对比4种器件可看出晶闸管的箝制电压更低，所以功耗最小，晶闸管通过相同的电流时占用的面积也小，综上晶闸管是最理想的ESD保护器件。
　　晶闸管的一次击穿电压较高，约为30～50 V见图3(a)，这样在内部电路都被破坏后晶闸管才会导通释放静电压，起不到对电路的保护作用，所以一般采用SCR与MOS器件的组合形成低电压触发晶闸管(LVTSCR)，MOS器件在击穿后触发SCR导通释放静电压，此种组合可有效地将SCR的击穿电流降到10 V左右，见图3(b)，从而安全保护内部电路。
　　2.3 从电路上改进　　针对ESD放电的瞬间电压快速变化，借助电容耦合()作用使ESD防护电路达到更有效率的保护能力。　　在亚微米工艺下，输入／输出PAD处的ESD保护用的MOS一般W／L的值较大，在布局上经常画成叉指结构。但是，在ESD放电发生时，各个叉指不一定会同时导通，若只有2～3支叉指先导通，ESD电流便集中流向这2～3支叉指，该器件的ESD防护能力等效于只有2～3支叉指的防护能力。为克服大尺寸晶体管不均匀导通的情况，可以利用电容耦合作用来使大尺寸晶体管的每一叉指都能均匀地导通。　　图4(a)利用电容耦合作用使大尺寸晶体管均匀导通，NMOS的杂散Cgd电容做耦合器件，通过场氧NMOS加强了耦合电容的效用，当正的ESD电压突然出现在PAD上时，由于电容耦合作用NMOS栅极电压跟着上升，故大尺寸NMOS均匀导通而进入骤回崩溃区(snapback region)，ESD放电能量便可均匀分散到每一叉指来承受，真正发挥大尺寸晶体管器件应有的ESD防护水准。　　图4(b)是电容耦合技术应用于输入级ESD防护电路上的一种安排，GCNMOS(Gate-Couple NMOS)是ESD电流旁通用的器件，尺寸较大。
　　因应用在输入端，故其栅极需经电阻Rg(～10 kΩ)接地，以使该GCNMOS在CMOSIC工作时是关闭的。另有-NMOS连接成电容状Cc加强电容耦合作用。当有正的ESD电压在输入PAD上发生时，一部分的正电压会经由Cd与Cc耦合到GCNMOs的栅极，栅极电压会经由Rg放电到地去，Rg的大小会影响栅极电压的维持(Holding)时间。GCNMOS因而可以达到均匀导通的目的，以提升其ESD防护能力。　　3 结 语　　MOS集成电路ESD保护电路基于工艺级别、器件级别和电流级别的改进，已有大量优秀的ESD保护电路出现，ESD保护电路强度已超过2 000 V(采用HBM模型试验)。几种方法结合制造的ESD保护电路，如采用栅耦合PTLSCR／NTLSCR ESD保护电路，可有效的对深亚微米CMOS IC薄栅氧化层保护，而且占用的版图面积只占传统ESD保护电路的1／2左右。
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什么是ESD（静电放电）及ESD保护电路的设计
静电放电(ESD， electrostatic discharge )是在电子装配中电路板与元件损害的一个熟悉而低估的根源。它影响每一个制造商，无任其大小。虽然许多人认为他们是在ESD安全的环境中生产产品，但事实上，ESD有关的损害继续给世界的电子制造工业带来每年数十亿美元的代价。ESD究竟是什么？静电放电(ESD)定义为，给或者从原先已经有静电(固定的)的电荷(电子不足或过剩)放电(电子流)。电荷在两种条件下是稳定的：当它“陷入”导电性的但是电气绝缘的物体上，如，有塑料柄的金属的螺丝起子。当它居留在绝缘表面(如塑料)，不能在上面流动时。可是，如果带有足够高电荷的电气绝缘的导体(螺丝起子)靠近有相反电势的集成电路(IC)时，电荷“跨接”，引起静电放电(ESD)。ESD以极高的强度很迅速地发生，通常将产生足够的热量熔化半导体芯片的内部电路，在电子显微镜下外表象向外吹出的小?弹孔，引起即时的和不可逆转的损坏。更加严重的是，这种危害只有十分之一的情况坏到引起在最后测试的整个元件失效。其它90%的情况，ESD损坏只引起部分的降级 - 意味着损坏的元件可毫无察觉地通过最后测试，而只在发货到顾客之后出现过早的现场失效。其结果是最损声誉的，对一个制造商纠正任何制造缺陷最付代价的地方。可是，控制ESD的主要困难是，它是不可见的，但又能达到损坏电子元件的地步。产生可以听见“嘀哒”一声的放电需要累积大约2000伏的相当较大的电荷，而3000伏可以感觉小的电击，5000伏可以看见火花。例如，诸如互补金属氧化物半导体(CMOS, complementary metal oxide semiconductor)或电气可编程只读内存(EPROM, electricall programmable read-only memory)这些常见元件，可分别被只有250伏和100伏的ESD电势差所破坏，而越来越多的敏感的现代元件，包括奔腾处理器，只要5伏就可毁掉。该问题被每天的引起损害的活动复合在一起。例如，从 乙烯基的工厂地板走过，在地板表面和鞋子之间产生摩擦。其结果是纯电荷的物体，累积达到3~2000伏的电荷，取决于局部空气的相当湿度。甚至工人在台上的自然移动所形成的摩擦都可产生400~6000伏。如果在拆开或包装泡沫盒或泡泡袋中的PCB期间，工人已经处理绝缘体，那么在工人身体表面累积的净电荷可达到大约26000伏。因此，作为主要的ESD危害来源，所有进入静电保护区域(EPA, electrostatic protected area)的工作人员必须接地，以防止任何电荷累积，并且所有表面应该接地，以维持所有东西都在相同的电势，防止ESD发生。用来防止ESD的主要产品是碗带(wristband)，有卷毛灯芯绒和耗散性表面或垫料 - 两者都必须正确接地。另外的辅助物诸如耗散性鞋类或踵带和合适的衣服，都是设计用来防止人员在静电保护区域(EPA)移动时累积和保持净电荷。在装配期间和之后，PCB也应该防止来自内部和外表运输中的ESD。有许多电路板包装产品可用于这方面，包括屏蔽袋、装运箱和可移动推车。虽然以上设备的正确使用将防止90%的ESD有关的问题，但是为了达到最后10%，需要另一种保护：离子化。中和那些可产生静电电荷的装配设备和表面的最有效方法是使用离子发生器(ionizer) - 一种设备吹出离子化空气流在工作区域，来中和累积在绝缘材料上的任何电荷。一个常见的谬论是认为因为在工作站带上了碗带，该区域的绝缘体，如聚苯乙烯杯或纸板盒，所带的电荷将安全地消散。按定义，绝缘体不会导电，除了通过离子化不可能放电。如果一个带电荷的绝缘体保留在EPA，它将辐射一个静电场，引发净电荷到任何附近的物体上，因此增加对产品的ESD损坏的危险性。虽然许多制造商企图从其EPA禁止绝缘材料，但这个方法是很难实施的。绝缘材料是日常生活中太多的一部分 - 从操作员坐落舒适的泡沫垫，到塑料盖中的一些东西。由于离子发生器的使用，制造商可以接受一些绝缘材料在其EPA中出现的事实。因为离子发生系统连续地中和可能发生在绝缘体上面的任何电荷累积，所以对于任何的ESD计划，它们都是合理的投资。标准电子装配中的离子发生设备有两种基本的形式：桌面型(单个风扇)过顶型设备(在单个过顶的单元内，有一系列的风扇)也有室内离子发生器，但现在主要用于清洁房的环境。选择决定于需要保护区域的大小。桌面型离子发生器将覆盖单一等工作表面，而过顶式离子发生器将覆盖两或三个。另一个优点是离子发生器也可防止灰尘静电附着于产品，可能使外观降级。可是，如果没有对ESD设备有效性的正常测试和监测，那么没有一个保护计划是完善的。一流的ESD控制和离子化专家报告了使用失效的(因此是无用的)ESD设备而不知其失效的制造商的例子。为了防止这种情况，除了标准的ESD设备，ESD供应商还提供各种恒定监测器，如果一项表现超出规定即自动报警。监测器可用作一个独立单元或在网络中连接在一起。也有自动数据采集的网络软件，实时显示有关操作员和工作站的系统表现。监测器可通过消除许多日常任务来简化ESD计划，如保证碗带每天适当测量，离子发生器的平衡与正确维护，工作台接地点没有损坏。结论防止ESD的第一步是正确评价如果忽视，怎样小的细节可能造成不可修复的损坏。一个有效的计划要求不仅使用有效的ESD保护设备，而且严密的运作程序来保证所有工厂地面人员的行为是ESD安全的。虽然许多制造商使用自动碗带测试仪，但常常可以看到操作员因为碗带太松而或者通过测试或者失效。许多操作员企图通过用另一只手简单抓着测试仪靠近其手腕来通过测试。ESD保护电路的设计静电放电（ESD）会给电子产品带来致命的危害，它不仅降低了产品的可靠性，增加了维修成本，而且不符合欧洲共同体规定的工业标准EN，产品就不能够在欧洲销售。所以电子设备制造商通常会在电路设计的初期就考虑ESD保护。本文将讨论ESD保护电路的几种方法。ESD的危害 ESD基本上可以分为三种类型：一是各种机器引起的ESD，二是家俱移动或设备移动引起的ESD，三是人体接触或设备移动引起的ESD。这三种种ESD对于半导体器件的生产和电子产品的生产都非常重要。电子产品在使用过程最容易受到第三种ESD的损坏，便携式电子产品尤其容易受到人体接触产生的ESD的损坏。在一般情况下ESD会损坏与之相连的接口器件，另一种情况是遭受ESD冲击后的器件可能不会立即损坏，而是性能下降导致产品过早出现故障。 当集成电路（IC）经受ESD时，放电回路的电阻通常都很小，无法限制放电电流。例如将带静电的电缆插到电路接口上时，放电回路的电阻几乎为零，造成高达数十安培的瞬间放电尖峰电流，流入相应的IC管脚。瞬间大电流会严重损伤 IC，局部发热的热量甚至会融化硅片管芯。ESD对IC的损伤还包括内部金属连接被烧断，钝化层受到破坏，晶体管单元被烧坏。ESD还会引起IC的死锁（LATCHUP）。这种效应和CMOS器件内部的类似可控硅的结构单元被激活有关。高电压可激活这些结构，形成大电流信道，一般是从VCC到地。串行接口器件的死锁电流可高达1A。死锁电流会一直保持，直到器件被断电。不过到那时，IC通常早已因过热而烧毁了。ESD冲击后可能存在两个不易被发现的问题，一般用户和IEC测试机构使用传统的“环路反馈方法”和“插入方法”进行测试，通常检测不出这两个问题。 一个问题是RS-232接口电路中接收器对发送器产生交叉串扰。同类产品RS -232接口电路中的ESD保护结构可能对某种波形的ESD或某个ESD冲击电压失效，经过ESD冲击后在接收器输入端和发送器输出端之间形成通路，从而导致接收器对发送器产生交调（图1）。如果RS-232接口电路中有关断电路，那么关断期间经过ESD冲击后更容易产生交调。产生交调后将导致通信失败，而且即使关断工作状态下发送器仍有输出，导致关断失效，使对方RS-232处在接收状态。 另一个问题是RS-232接口电路对电源产生反向驱动。某些RS-232接口电路中的ESD保护结构经过ESD冲击后可能在输入端与供电电源VCC之间形成电流通路（图2），对供电电源产生反向驱动。如果供电电源没有吸入电流的能力（通常来讲电源输出回路里有一个正向二极管），这将导致电源电压VCC上升，从而损坏RS-232接口电路和系统内的其它电路。因为RS-232接口电路输入端的电压在5V到25V之间，使VCC有可能高于9V，超出电源电压的最大范围而烧坏电路。ESD保护电路最有效的保护措施是介质隔离：用绝缘介质把内部电路和外界隔离开。1mm厚的普通塑料如PVC，聚酯或ABS能够保护8KV的ESD。但是实际的介质不可能没有间隙和接缝，所以材料的蠕变和间隙距离非常重要。LCD显示屏，触摸屏等都有很厚的边角（12mm）隔离内部电路。 ESD保护的第二个方法是屏蔽，防止大的ESD电流冲击内部电路。ESD冲击金属屏蔽外壳时，最初几毫秒会比保护地电压高出许多，屏蔽外壳电压会随着ESD电荷的转移而下降，所以最初的几毫秒内会对内部电路产生二次ESD冲击，所以仅仅使用外部屏蔽还不够，内部电路与屏蔽外壳必须共地，或者把内部电路进行介质隔离。电气隔离也是抑制ESD冲击的一种有效方法，PCB板上安装光耦合器或者变压器，虽然不能完全消除ESD的冲击，但是结合介质隔离和屏蔽可以很好的抑制EDS冲击，光耦合器和变压器尤其适合电源部分。信号通路最好的隔离是光纤，无线和红外线方式。 在信号通路上使用的另一种保护方法是在每条信号线上外加阻容组件。串联电阻能够限制尖峰电流，并联到地的电容则能限制瞬间的尖峰电压。这样做的成本低，但是防护能力有限。ESD的破坏力在一定程度上得到抑制，但依然存在。因为阻容组件并不能降低尖峰电压的峰值，仅仅是减少了电压上升的斜率。而且阻容组件还会引起信号失真，以致限制了通讯电缆的长度和通讯速率。外接的电阻/电容也增加了电路板面积。另一种广泛使用的方法是外加电压瞬变抑制器或TransZorb二极管。这种防护非常有效。但仍有一些缺点：外加器件仍会增加电路板面积；防护器件的电容效应会增加信号线的等效电容；成本较高。采用内部集成ESD防护功能的串行接口器件是一种有效的方法。这种器件比普通无防护功能的器件价格要高，但增加的费用比起外加防护二极管的费用要低。内部集成的ESD防护电路不会增加任何输入输出管脚的等效电容，也节省了电路板面积。Maxim公司近几年发展了集成ESD防护技术，可以提供全系列的ESD防护串行接口器件，包括与标准器件完全兼容的产品。Maxim公司还将同样的技术应用到仿真开关和开关去抖产品中。所有这些器件的ESD防护能力都符合±15kV IEC（气隙放电），±8kV IEC（接触放电），±15kV人体模型（HBM）测试标准。Maxim公司的ESD保护技术欧洲共同体所规定的ESD保护有严格的测试标准：±15kV ESD人体模式测试标准；±8kV ESD IEC 接触放电模式测试标准；±15kV ESD IEC 空气间隙放电模式测试标准；±4kV ESD IEC 电气快速瞬变/猝发模式测试标准。其中，IEC 与±15kV人体模式测试标准之间的主要差别在于峰值电流；相同电压下，IEC 冲击的吸收电流要比人体模式高出5倍以上。±4kV ESD IEC 电气快速瞬变/猝发模式测试标准是仿真产生开关和继电器的电弧放电结果。MAXIM器件可提供±4kV的保护：两倍于IEC 标准的±2kV指针。由于各个器件的ESD门限不同，每个器件在正常工作状态，关断状态和断电状态的ESD门限不同，所以Maxim公司严格按照如下步骤进行测试：1、从±200V开始，每次增加500V对每个器件都用不同极性的电压冲击10次；2、每次冲击后，检查电源电流以确保器件没有闭锁，检查发送器和接收器是否工作正常；3、重复上述步骤，直到器件损坏或达到ESD测试者的限制要求；4、用人体方式、IEC 接触放电、IEC 空气隙放电以及IEC 快速/瞬变/脉冲重复上述步骤；5、分别在正常工作状态，关断状态和断电状态下重复测试。保证达到ESD保护的测试标准，且不发生交调与反向驱动问题.【分享】如果您觉得本文有用，请点击右上角“…”扩散到朋友圈！关注电子工程专辑请搜微信号:“eet-china”或点击本文标题下方“电子工程专辑”字样,进入官方微信“关注”。
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