锁相环中环路同轴喇叭需要分频器吗设计考虑什么性能指标

来源：蜘蛛抓取(WebSpider) 时间：2017-09-09 02:32 标签： 分频器计算
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锁相环频率合成器中整数分频器的设计
中国空空导弹研究院,河南洛阳471009
摘　要:本文介绍了整数分频器的电路结构和设计，它应用于Galileo＼wCDMA双模卫星接收机中的锁相环（PLL）频率综合成器中。电路由双模前置分频器（DMP）和可编程分频器（PFD）构成，分频比在513-760范围内可调。电路采用0．18斗mRFCMOS工艺制作，供电电压为1．8V。仿真结果表明，电路具有良好的稳定性，工作频率为1．5-5．8GHz，完全覆盖了所需的频率范围（2．3-4．4GHz），在4．5GHz工作频率下电流消耗约为3．45mA。
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金月芽期刊网 2017[发明专利]一种音频时钟恢复的方法和装置在审
申请号：CN.5
申请/专利权人：
公开/公告号：CNA
发明/设计人：;;;;;
公开/公告日：
主分类号：
搜索关键词：
【摘要】：
本申请公开的音频时钟恢复的方法和装置，先计算链路数据中音频数据的采样率，由此计算锁相环中环路分频器的配置参数，并对环路分频器进行配置得到频率为待恢复的音频时钟的理论频率的时钟，再根据双时钟先入先出模块的读写状态，对环路分频器的配置参数进行调整，以使调整后的配置参数对应的锁相环输出的时钟满足双时钟先入先出模块处于动态平衡状态的要求。由于在音频时钟恢复的过程中，环路分频器的取值仅与音频时钟的采样率有关，且前置分频器的取值可以由任意方式配置，均不需要依赖于发送端发送的相关信息，例如N和CTS，或Maud和Naud的数值。因此，接收端采用本申请公开的音频时钟恢复方案后，可以兼容所有的发送端，提高了接收端的兼容性。
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【主权项】：
一种音频时钟恢复的方法，其特征在于，包括：接收发送端发送的链路数据；计算所述链路数据中音频数据的采样率；根据所述采样率计算锁相环的环路分频器的配置参数，以使锁相环输出频率为待恢复的音频时钟的理论频率的时钟；依据所述配置参数对所述环路分频器进行配置；调整所述环路分频器的配置参数，以使调整后环路分频器的配置参数对应的锁相环输出的时钟满足所述音频数据写入双时钟先入先出模块的速度与从所述双时钟先入先出模块读取出所述音频数据的速度相等。
230601 安徽省合肥市经开区芙蓉路268号创新创业园A座四层
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锁相环频率合成器中分频器设计
计算机与数字工程
锁相环频率合成器中分频器设计
张 涛 邹雪城 沈绪榜
(武汉科技大学信息学院1)
武汉 430081) (华中科技大学电子科学与技术系2)
武汉 430074)
(中国航天科技集团九院771所3)
西安 710054)
摘 要 从工程的角度出发, 设计两个应用于锁相环频率合成器的可编程分频器电路, 一个采用脉冲吞除技术的可编程分频器, 另一个是具有新颖结构, 能实现1:1占空比的奇数分频器。同时, 详细研究了分频器设计中的关键问题。最后, 采用1st Silicon 0. 25um 的C M O S 混合信号工艺对分频器电路进行了仿真, 仿真结果表明分频器设计的正确性。
关键词 锁相环 频率合成器 分频器中图分类号 TN 782
锁相环(Phase Locked Loop-PLL) 频率合成器广泛地应用于大规模数字集成电路, 如视频图像处理系统、通讯系统和微处理器中的各种低抖动的时钟都是由PLL 频率合成器产生
统的性能影响很大, 它的设计难度和复杂性也最高。另外, 由于输出波形要求50%的占空比, 所以P 分频器中奇数分频也是设计的难点。
外部参考时钟ref 通过M 分频器的分频后输入到PFD 的CLKref 端, 压控振荡器的输出信号OUT 通过N 分频器后, 同时输入到PFD 。PFD 对两个信号进行鉴频鉴相, 输出两对的差分信号UP 、UPbar 和DN, DNbar 。
这两对差分信号控制CP 对环路滤波器进行充电和放电, 形成控制电压, 控制VCO 输出信号的频率, 使之锁定在需要的频率上。P MOS 管T1、T2构成栅电容与电阻R 一起组成环路滤波器。端口PD 为低功耗控制端口, 当PD 为高电平时, T3、T4管饱和导通, 控制电压为V dd , VCO 停止振荡。同时, PD 信号控制电荷泵CP 不工作, 停止对环路滤波器充电和放电。当PD 为低电平时, 整个系统正常工作。RESET 是三个分频器的复位控制端口。
本文重点讨论锁相环频率合成器中N 分频器和P 分频器设计以及实现的有关问题。设计采用1st S ilicon (Malaysia) 0. 25L m C MOS 混合信号工艺。电源电压2. 5V, 四层金属, 一层多晶硅, N 阱工艺。仿真工具是Cadence 公司的Spectre 。
。目前, 流行
的液晶显示器的物理分辨率是通过一块液晶显示
器控制器芯片对分辨率进行调整, 不同的分辨率要求不同数据传输速率, 即要求不同的同步时钟。本文论述了一个应用于液晶显示器控制器芯片的高性能锁相环频率合成器的设计。该频率合成器的输出频率范围为65-170MH z , 通过软件编程可获得28个频率点, 这28个时钟频率决定了视频图像数据的传输速率, 即决定液晶显示器显示图像的质量。因此, 所设计的频率合成器广泛应用于PC 机视频系统或液晶显示器主板。
2 系统设计
PLL 频率合成器的系统方框图如图1所示。PLL 频率合成器主要由鉴频鉴相器(Phase locked Loop-PFD) 、电荷泵(Charge Pum p-CP) 、压控振荡器(Voltage contro lled O scill a tor-VC O ) 和分频器组成。其中, 三个可编程分频器分别是:输入参考信号的分频器M (M=7-47) 、环路内的主分频器N (N=120-336) 和输出分频器P(P=2-5) 。其中, 分频器N 由于在反馈环路内, 因此, 对整个系
3 分频器的具体设计
3. 1 N 分频器的设计与仿真
收到本文时间:日
基金项目:国家重点预研项目() 资助。
作者简介:张涛, 男, 博士, 副教授, 研究方向:信号处理与射频、数模混合集成电路设计。沈绪榜, 男, 中科院院士, 博
Word文档免费下载：
144 计算 机与数字工程 第3 5卷 锁相 环频率 合成 器 中分频 器设计 张( 武汉科技 大学 信息学 院” 武汉 涛 邹 雪城...只要改变可变分频器的分频系数N,就可以输出不同频率的信号。 2 基于CD4046的锁相环频率合成器的设计 2.1 集成锁相环CD4046介绍单片集成锁相环CD4046采用CMOS...电子科技大学 硕士学位论文 锁相环频合器的分频器的设计及其环路的分析 姓名:...2(2—50) 第三章整数分频的频率合成器中分频器的设计 第三章整数分频的频率...2.2 锁相环频率合成器原理 如图2所示,锁相环频率合成器是由参考频率源、参考分频器、相位比较器、环 路滤波器、压控振荡器、可变分频器构成。参考分频器对参考...2锁相环频率合成器的工作原理在基本锁相环路的反馈通道中插入分频器就可构成锁相环频 图3双环频率合成器组成框图 M分频器k I 4.1双环锁相频率合成器图3为双环...锁相环设计中的功率分配与分频器配置方法_专业资料。针对锁相环频率合成器工程设计中的问题,对锁相环参考频率输入端的馈电电路提出改进措施,增强了锁相环参考频率信...它所合成的频率稳定度 2 数字锁相环的设计框图整个锁相环路由参考振荡器 路滤波器 预分频器 属电路组成 如图 2 所示 分频比为 经过 M分MC145152环 微波 VCO...116033)摘要: 本文介绍了单片机控制的锁相环频率合成器, 通过单片机控制可编程分频器分频比来控制合成器的频率, 并阐述了单片机控制系统 的硬件结构及软件的设计方法...7 2.3.4 锁相单环频率合成器的性能分析???8 3. 前置分频器的锁相频率合成器设计???8 3.1 前置分频器的锁相频率合成器的基本原理???8 3.2 前置分频器...锁相环频率合成器的设计_电子/电路_工程科技_专业资料。南京理工大学 毕业设计说明...根据 MB1504 的 VCO 输出频率 fvco 与分频比 P、A、N 之间的关系式 PN+...该用户的其他资料
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