【图文】数字电路第3章习题课_百度文库
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数字电路第3章习题课
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你可能喜欢935-电气工程综合-2016年硕士专业课考试大纲
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一、考试组成电路占90分; & 数字电路占60分，总分150分。 &
二、电路部分的考试大纲（一）考试说明1. 考试性质& &该入学考试是为北京航空航天大学电气工程一级学科招收硕士研究生而设置的。它的评价标准是高等学校优秀本科毕业生能达到的及格或及格以上水平，以保证被录取者具有较好的电路理论基础。2. 评价目标& &本课程考试的目的是考察学生对电路的基本概念、基本原理和基本方法的掌握程度和利用其解决电气领域相关问题的能力。（二）复习内容及基本要求1．电路模型和电路定律& & 主要内容：电路及元件模型；功率和能量的概念；电压源、电流源、受控源概念；基尔霍夫定律。要求：熟练掌握上述内容。2．电阻电路的等效变换& & &主要内容：电路的等效变换；电阻的串并联；电阻电路的星三角等效变换；电压源、电流源的串并联；实际电源的两种模型及等效变换；输入阻抗。& & 要求：熟练掌握上述内容。3．电阻电路的一般分析& & &主要内容：电路的图；KCL和KVL的独立方程数；支路电流法；网孔电流法、回路电流法；结点电压法。要求：熟练掌握上述内容。4．电路定理& & &主要内容：叠加定理；替代定理；戴维南和诺顿定理；特勒根定理；互易定理；对偶原理。& &要求：熟练掌握上述内容。5．含有运算放大器的电阻电路主要内容：运算放大器的电路模型；比例电路分析；含有理想运放的电路分析。要求：熟练掌握上述内容。6．一阶电路& & 主要内容：动态电路的方程及其初始条件；零输入响应；零状态响应；全响应；阶跃响应；冲激响应。& & 要求：熟练掌握上述内容。7. 二阶电路& & 主要内容：零输入响应；零状态响应；阶跃响应；冲激响应。& & 要求：熟练掌握上述内容。8. 相量法& & 主要内容：复数；正弦量；相量法的基础；电路定律的相量形式。& & 要求：熟练掌握上述内容。9.正弦稳态电路分析& & &主要内容：阻抗和导纳；阻纳的串并联；电路的相量图；正弦电路稳态分析；功率；复功率；最大功率传输；串并联电路谐振。& & 要求：熟练掌握上述内容。10.含有耦合电感的电路& & 主要内容：互感；含有耦合电感电路的计算；空芯变压器；理想变压器。& & 要求：熟练掌握上述内容，其中耦合功率计算不要求。11.三相电路& & 主要内容：三相电路；线相电压电流关系；对称三相电路计算；不对称三相电路的概念；三相电路的功率。& & 要求：熟练掌握上述内容。12.非正弦周期电流电路和信号的频谱& & 主要内容：非正弦周期信号；周期函数的傅里叶分解；有效值、平均值和平均功率；非正弦周期电流电路的计算。& & 要求：熟练掌握上述内容。13.拉普拉斯变换& & 主要内容：拉普拉斯变换定义；基本性质；反变换的部分分式展开；运算电路；应用拉普拉斯变换法分析线性电路。& & 要求：熟练掌握上述内容。14.网络函数& & 主要内容：网络函数定义；零极点；冲激响应；频率响应；卷积。& & 要求：熟练掌握上述内容。15.电路的矩阵形式& & 主要内容：状态方程。& & 要求：掌握状态变量的概念、简单电路的状态方程列写。16.二端口网络& & 主要内容：二端口网络；方程与参数；等效电路；转移函数；连接；回转器和负阻抗变换器。& & 要求：熟练掌握上述内容。17.非线性电路简介 & & 主要内容：非线性电阻；非线性电阻电路的方程；小信号分析法；分段线性化方法。& & 要求：熟练掌握上述内容。 & &
三、数字电子技术部分考试大纲（一）、考试说明1.考试性质该入学考试是为北京航空航天大学自动化科学与电气工程一级学科招收硕士研究生而设置的。它的评价标准是高等学校优秀本科毕业生能达到的及格或及格以上水平，以保证被录取者具有较好的电子技术理论基础。2. 评价目标本课程考试的目的是考察学生对电子技术的基本概念、基本原理和基本方法的掌握程度和利用其解决电子技术领域相关问题的能力。（二）、考试内容1．逻辑代数基础重点掌握：（1）基本逻辑运算及符号表示，基本公式，常用公式，基本规则。（2）逻辑函数的几种表示形式，包括表达式、真值表、卡诺图、逻辑图和时序图。（3）逻辑函数的这几种表示形式之间的互相转化。（4）函数的标准与或式，最小项，函数的最简式。（5）函数的公式法化简，卡诺图化简，具有约束项的函数化简。2．门电路重点掌握：（1）TTL与非门电路，电路的传输特性、输入特性、输入负载特性、输出特性、扇出系数、输入噪声容限、平均传输时间、静态功耗。（2）OC门电路“线与”时及需要改变输出电压时上拉电阻的计算。（3）三态门电路和传输门在接口电路中的应用。（4）CMOS门的扇出系数、输入噪声容限、平均传输时间、静态功耗。3．组合逻辑电路主要掌握：（1）几种常用码制，原码、补码和反码，BCD8421码、BCD5421码、BCD2421码、余三码、循环码。（2）组合电路的分析和设计方法。（3）全加器分析，集成全加器74LS283的应用。（4）最小项译码器分析，集成最小项译码器74LS138和74LS139的应用。（5）数据选择器分析，集成八选一数据选择器74LS151和双四选一数据选择器74LS153的应用。（6）显示译码器的分析，集成显示译码器74LS47和74LS48的应用。（7）编码器的分析，集成优先编码器74LS148的应用。（8）数码比较器的分析，集成数码比较器74LS85的应用（9）分析实际逻辑问题，并进行逻辑抽象，最终用基本门电路或常用集成芯片设计实现该功能的逻辑电路。4．触发器重点掌握：（1）基本RS触发器、同步RS触发器的功能、特征方程、约束条件及应用。（2）边沿JK、D、T、T’触发器的功能，特征方程，时序图、动态特性及应用。5．时序逻辑电路重点掌握：（1）时序电路的分析方法，同步二进制加／减法计数器、异步二进制加／减法计数器的分析。（2）有、无输入变量的同步时序电路的设计方法，等价状态合并，状态编码原则。（3）同步集成计数器74LS160/162和74LS161/163构成任意进制计数器的方法（复位法、置数法）及其在数字系统中的应用。（4）异步集成计数器74LS290/93构成任意进制计数器方法（复位法）及其在数字系统中的应用。（5）分析实际时序逻辑问题并进行逻辑抽象，选用触发器类型和数量，设计实现该功能的时序电路。6．脉冲信号的产生与整形电路重点掌握：（1）555定时电路功能。（2）用555定时电路构成的施密特触发器，其滞回特性、传输特性和输入输出电压波形。（3）用555定时电路构成的单稳态触发器，其电容电压、输入输出电压波形，计算暂稳态时间。（4）用555定时电路构成的多谐振荡器，其电容电压、输出电压波形，计算振荡周期和频率。7．A/D 和D/A转换电路重点掌握：（1）倒T形电阻网络D/A转换器，计算D/A转换电压。（2）逐次逼近式A/D转换器，给定模拟电压逐次逼近求取对应数字量。（3）比较并联比较式A/D转换器、双积分式A/D转换器转换原理。（4）比较并联比较式A/D转换器、逐次逼近式A/D转换器、双积分式A/D转换器的精度和速度。（5）典型A/D和D/A转换器的应用，如8位集成DA转换器AD7524、逐次逼近型集成AD转换器ADC0809等。8．存储器重点掌握：（1）ROM、RAM的地址线和位线，用点阵的方式表示与阵和或阵，并据此实现逻辑函数。（2）ROM、RAM的简单应用，如集成只读存储器EPROM等。 &
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数字电子技术基础课后答案全解
第 3 章 逻辑代数及逻辑门【3-1】 填空 1、与模拟信号相比，数字信号的特点是它的 离散 性。一个数字信号只有两种取值分别 表示为 0 和 1 。 2、布尔代数中有三种最基本运算： 与 、 或 和 非 ，在此基础上又派生出五种 基本运算，分别为与非、或非、异或、同或和与或非。 3、 与运算的法则可概述为： “0” 有 出 0 ， “1” 全 出 1； 类似地或运算
的法则为 有”1” 出”1”，全”0”出”0” 。 4、摩根定理表示为： A ? B = A ? B ； A ? B = A ? B 。 5、函数表达式 Y= AB ? C ? D ，则其对偶式为 Y ? = ( A ? B)C ? D 。 6、根据反演规则，若 Y= AB ? C ? D ? C ，则 Y ? ( AB ? C ? D) ? C 。 7、指出下列各式中哪些是四变量 A B C D 的最小项和最大项。在最小项后的（ ）里填 入 mi，在最大项后的（ ）里填入 Mi，其它填×（i 为最小项或最大项的序号） 。 (1) A+B+D (× ); (4)AB(C+D) (×); (5) (2)ABCD (m7 );(3)ABC ( × )A ? B?C? D(M9 ) ; (6) A+B+CD (× );8、函数式 F=AB+BC+CD 写成最小项之和的形式结果应为 成最大项之积的形式结果应为? m (3,6,7,11,12,13,14,15),写? M(0,1,2,4,5,8,9,10 )9、对逻辑运算判断下述说法是否正确，正确者在其后（ ）内打对号，反之打×。 （1） 若 X+Y=X+Z，则 Y=Z；( × ) （2） 若 XY=XZ，则 Y=Z；( × ) （3） 若 X ? Y=X ? Z，则 Y=Z；(√ ) 【3-2】用代数法化简下列各式 (1) F1 = ABC ? AB ? 1 (2) F2 = ABCD ? ABD ? ACD ? AD(3) F3 ? AC ? ABC ? ACD ? CD(4) F4 ? A ? B ? C ? ( A ? B ? C ) ? ( A ? B ? C )? A ? CD【3-3】 用卡诺图化简下列各式 (1)? A ? BCF1 ? BC ? AB ? ABC ? AB ? C(2)F2 ? AB ? BC ? BC ? A?B(3) F3 ? AC ? AC ? BC ? BC(4) F4 ? ABC ? ABD ? ACD ? CD ? ABC ? ACD? AB ? AC ? BC? A? D第 1 页 /共 46 页或 AB ? AC ? BC (5) F5 ? ABC ? AC ? ABD (6) F6 ? AB ? CD ? ABC ? AD ? ABC? AB ? AC ? BD? A ? BC ? CD(8)(7) F7 ? AC ? AB ? BCD ? BD ? ABD ? ABCDF8 ? AC ? AC ? BD ? BD ? ABCD ? ABCD ? ABCD ? ABCD? A ? BD ? BDF9 ? A(C ? D) ? BCD ? ACD ? ABCD ? CD ? CD(9)(10)F10= F10 ? AC ? AB ? BCD ? BEC ? DEC ? AB ? AC ? BD ? EC 【3-4】 用卡诺图化简下列各式 (1) P1(A,B,C)=? m(0,1, 2,5,6,7) ? AB ? AC ? BC ? m(0,1, 2,3, 4,6,7,8,9,10,11,14)? AC ? AD ? B ? CD ? AB ? BC ? AD ? BD(2) P2(A,B,C,D)= (3)P3(A,B,C,D)=? m(0,1,, 4,6,8,9,10,12,13,14,15)(4) P4 (A,B,C,D)= M1 ? M 7 ? A ? BC ? BC ? D 【3-5】用卡诺图化简下列带有约束条件的逻辑函数 （1） P ? A, B, C , D ? ? ? m(3, 6,8,9,11,12) ? ? d (0,1, 2,13,14,15) ? AC ? BD ? BCD(或ACD) 1 (2) P2(A,B,C,D)=? m(0, 2,3, 4,5,6,11,12) ? ? (8,9,10,13,14,15)d? BC ? BC ? DAB+AC=0(3) P3 = A ? C ? D ? ABCD ? ABCD ? AD ? ACD ? BCD(或ABD) (4) P4 = ABCD ? ABCD ? A ? B（A B C D 为互相排斥的一组变量，即在任何情况下它们之中不可能两个同时为 1） 【3-6】 已知: Y1 = AB ? AC ? BD Y2 = ABCD ? ACD ? BCD ? BC用卡诺图分别求出 Y1 ? Y2 ，Y1 ? Y2 ，Y1 ? Y2 。解： 先画出 Y1 和 Y2 的卡诺图， 根据与、 或和异或运算规则直接画出 Y1 ? Y2 ， 1 ? Y2 ， 1 ? Y2 Y Y 的卡诺图，再化简得到它们的逻辑表达式：Y1 ? Y2 = ABD ? ABC ? CD Y1 ? Y2 = AB ? C ? BD Y1 ? Y2 = ABCD ? ABC ? BCD ? ACD第 2 页 /共 46 页第4章集成门电路【4-1】 填空 1．在数字电路中，稳态时三极管一般工作在 开关（放大，开关）状态。在图 4.1 中，若 UI&0，则晶体管 截止（截止，饱和） ，此时 UO= 3.7V（5V，3.7V，2.3V） ；欲使晶体管处于 U ? 0.7 VCC U ? 0.7 VCC 饱和状态，UI 需满足的条件为 b （a.UI&0；b. I ；c. I ） 。在 ? ? Rb ?Rc Rb ? Rc 电路中其他参数不变的条件下，仅 Rb 减小时，晶体管的饱和程度 加深 （减轻，加深，不 变） ；仅 Rc 减小时，饱和程度 减轻 （减轻，加深，不变） 。图中 C 的作用是 加速 （去 耦，加速，隔直） 。+5V +3VC RbRc TA BuoG1G2 G3图 4.2ui图 4.12．由 TTL 门组成的电路如图 4.2 所示，已知它们的输入短路电流为 IS＝1.6mA，高电 平输入漏电流 IR＝40μA。试问：当 A=B=1 时，G1 的灌（拉，灌）电流为 3.2mA ；A=0 时，G1 的 拉 （拉，灌）电流为 160? A 。 3．图 4.3 中示出了某门电路的特性曲线，试据此确定它的下列参数：输出高电平 UOH=3V ；输出低电平 UOL= 0.3V ；输入短路电流 IS= 1.4mA ；高电平输入漏电流 IR= 0.02mA ；阈值电平 UT= 1.5V ；开门电平 UON= 1.5V ；关门电平 UOFF= 1.5V ； 低电平噪声容限 UNL= 1.2V ； 高电平噪声容限 UNH= 1.5V ； 最大灌电流 IOLMax= 15mA ； 扇出系数 No= 10 。UO3VUOH3VII UOL0. 02mAO0.3V OUI0.3V1.5VUIO5mAIOH-1.4mAO15 mAIOL图 4.34．TTL 门电路输入端悬空时，应视为高电平（高电平，低电平，不定） ；此时如用万 用表测量输入端的电压，读数约为 1.4V （3.5V，0V，1.4V） 。 5．集电极开路门（OC 门）在使用时须在输出与电源（输出与地，输出与输入，输出 与电源）之间接一电阻。 6．CMOS 门电路的特点：静态功耗极低（很大，极低） ；而动态功耗随着工作频率的 提高而增加（增加，减小，不变） ；输入电阻很大（很大，很小） ；噪声容限高（高，低，等） 于 TTL 门 【4-2】电路如图 4.4(a)～(f)所示，试写出其逻辑函数的表达式。第 3 页 /共 46 页CMOSA10k? (a)TTLF1 A B100 ?CMOSF2 A B51 ?F3(b)(c)TTLA B100k ?F4A BCMOSF510k?TTLA F6 B100k ?(d)(e)(f)图 4.4解：(a) F1 ? A (d) F4 ? A ? B(b) F2 ? 1 (e) F5 ? 1(c) F3 ? A ? B (f) F6 ? B【4-3】图 4.5 中各电路中凡是能实现非功能的要打对号，否则打×。图(a)为 TTL 门电路，图(b)为 CMOS 门电路。 解：A 5V1A100 ?AAA√√√(a)×11M×A1MAA VDDBATG×××(b) 图 4.5×【4-4】 要实现图 4.6 中各 TTL 门电路输出端所示的逻辑关系各门电路的接法是否正确？ 如不正确，请予更正。 解：第 4 页 /共 46 页A B CF? A BA B C C DF ? AB ? CD(a)××(b)VC C RA B C F? A B CA BF ? AB ? CDC DB F ? AB A BF ? A X ?BX1X A（改为10Ω） 100 kΩ√(c)×(d)图 4.6【4-5】TTL 三态门电路如图 4.7(a)所示，在图(b)所示输入波形的情况下，画出 F 端的波形。A B C FAB C(a) 图 4.7 (b)解： 当 C ? 1 时， F ? AB ； 当 C ? 0 时， F ? A B ? A ? B 。 于是，逻辑表达式 F ? ABC ? ( A ? B)C F 的波形见解图所示。A B C F第 5 页 /共 46 页【4-6】图 4.8 所示电路中 G1 为 TTL 三态门，G2 为 TTL 与非门，万用表的内阻 20kΩ /V， 量程 5V。当 C=1 或 C=0 以及 S 通或断等不同情况下，UO1 和 UO2 的电位各是多少？请填入 表中，如果 G2 的悬空的输入端改接至 0.3V，上述结果将有何变化？C0U O1 S U O2 G1 V G2图 4.8解：C 1 1 0 0 S通 UO1 =1.4V UO2 =0.3V UO1 =3.6V UO2 =0.3V S断 UO1 =0V UO2 =0.3V UO1 =3.6V UO2 =0.3V若 G2 的悬空的输入端接至 0.3V，结果如下表 C 1 1 0 0 S通 UO1 =0.3V UO2 =3.6V UO1 =3.6V UO2 =3.6V S断 UO1 =0V UO2 =3.6V UO1 =3.6V UO2 =3.6V【4-7】已知 TTL 逻辑门 UoH=3V，UoL=0.3V，阈值电平 UT=1.4V，试求图 4.9 电路中各电压 表的读数。 解： 电压表读数 V1=1.4V，V2=1.4V，V3=0.3V，V4=3V，V5=0.3V。3.6 V0. 3 V 3. 6 V1.4VV1V2 1.4VV30.3V3. 6 V 3. 6 V3VV40.3V图 4.9V5【4-8】如图 4.10(a)所示 CMOS 电路，已知各输入波形 A、B、C 如图(b)所示，R=10k?，请 画出 F 端的波形。第 6 页 /共 46 页AFA B CB CR(a) 图 4.10(b)解： 当 C=0 时， 输出端逻辑表达式为 F= A ? B ； C=1 时， = A ， F = A ? B C + A C。 当 F 即， 答案见下图。A BC F【4-9】由 CMOS 传输门和反相器构成的电路如图 4.11(a)所示，试画出在图(b)波形作用下的 输出 UO 的波形（UI1=10V UI2=5V）C10V U I1 Uo O UO UI2TGtTGO(a) 图 4.11 (b)Ct解： 输出波形见解图。C10V0tuo10V 5V 0t第 7 页 /共 46 页第5章组合数字电路【5-1】分析图 5.1 所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其逻 辑功能。A B C图 5.1Y解：Y ? A B C? A B C ?ABC ?ABC? ? m( 0 , 3 , 5 , ? A ? B ? C 6)【5-2】逻辑电路如图 5.2 所示： 1．写出 S、C、P、L 的函数表达式； 2．当取 S 和 C 作为电路的输出时，此电路的逻辑功能是什么？X S Y Z C P L图 5.2【5-2】解： 1. S ? X ? Y ? ZC ? X (Y ? Z ) ? YZ ? XY ? XZ ? YZP ?Y ?ZL=YZ 2. 当取 S 和 C 作为电路的输出时，此电路为全加器。 【5-3】 5.3 是由 3 线/8 线译码器 74LS138 和与非门构成的电路， 图 试写出 P1 和 P2 的表达式， 列出真值表，说明其逻辑功能。BIN/OCT C B A 0 1 2 0 1 2 3 74LS138 4 5 6 7 P1P21 0 0图 5.3解：P ? ? m(0, 7) ? ABC ? ABC 1第 8 页 /共 46 页P2 ? ? m(1, 2,3, 4,5, 6) ? AB ? BC ? AC 或 P2 ? AB ? BC ? AC【5-4】图 5.4 是由八选一数据选择器构成的电路，试写出当 G1G0 为各种不同的取值时的 输出 Y 的表达式。Y G1 G0 A Y2 MUX 1 G0 74LS151 7 0 EN 0 1 2 3 4 5 6 7 &1& B图 5.4解： 结果如表 A5.4 所示。表 A5.4 G1 0 0 1 1 G0 0 1 0 1 Y AA? BABA? B【5-5】用与非门实现下列逻辑关系，要求电路最简。? P1 ? ? m(11,12,13,14,15) ? ? ? P2 ? ? m(3, 7,11,12,13,15) ? ? P3 ? ? m(3, 7,12,13,14,15) ?解： 卡诺图化简如图 A5.5 所示。P1 CD 00 AB 00 01 11 10 0 0 1 0 01 0 0 1 0 11 0 0 1 1 10 0 0 1 0 P2 CD 00 AB 00 01 11 10 0 0 1 0 01 0 0 1 0 11 1 1 1 1 10 0 0 0 0 P3 CD 00 AB 00 01 11 10 0 0 1 0 01 0 0 1 0 11 1 1 1 0 10 0 0 1 0图 A5.5P ? AB ACD ? 1P2 ? ABC ? ACD ? ACDP3 ? AB ? ACD将上述函数表达式转换为与非式，可用与非门实现，图略。 【5-6】某水仓装有大小两台水泵排水，如图 5.6 所示。试设计一个水泵启动、停止逻辑第 9 页 /共 46 页控制电路。具体要求是当水位在 H 以上时，大小水泵同时开动；水位在 H、M 之间时，只 开大泵；水位在 M、L 之间时，只开小泵；水位在 L 以下时，停止排水。 （列出真值表，写 出与或非型表达式，用与或非门实现，注意约束项的使用）M1 M2 H M L图 5.6解： 1. 真值表如表 A5.6 所示；表 A5.6 H 0 0 0 0 1 1 1 1 M L 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 F2 0 0 F1 0 1× × 1 0× × × × × × 1 12. 卡诺图化简如图 A5.6 所示；F2 H 0 1 ML F1 00 0 ? 01 0 ? 11 1 1 10 ? ?图 A5.6ML H 0 100 0 ?01 1 ?11 0 110 ? ?3. 表达式为? F2 ? M ? ? ? F1 ? ML ? H ? MH ? LH ?或按虚线框化简可得 F1 ? HM ? L 。图略。 【5-7】仿照全加器设计一个全减器，被减数 A，减数 B，低位借位信号 J0，差 D，向高 位的借位 J，要求： 1． 列出真值表，写出 D、J 的表达式； 2． 用二输入与非门实现； 3． 用最小项译码器 74LS138 实现； 4． 用双四选一数据选择器实现。 解：第 10 页 /共 46 页1. 设被减数为 A，减数为 B，低位借位为 J0，差为 D，借位为 J。列真值表如表 A5.7 所示。表 A5.7 A B 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 J0 0 1 0 1 0 1 0 1 D 0 1 1 0 1 0 0 1 J 0 1 1 1 0 0 0 1化简可得? D( A, B, J 0 ) ? ? m(1, 2, 4,7) ? A ? B ? J 0 ? ? ? J ( A, B, J 0 ) ? ? m(1, 2,3,7) ? A ? B ? J 0 ? AB ?2. 用二输入与非门实现的逻辑图见图 A5.7(a)。 3. 用 74LS138 实现的逻辑图见图 A5.7(b)。 4. 用双四选一数据选择器实现的逻辑图见图 A5.7(c)。A B J0(a)D JBIN/OCT J0 B A 0 1 2&1& & EN0 1 2 3 4 5 6 7D D A B 1 0 G 0 3 1D MUX 74LS153J2DEN1 0 1 2 3 EN2 0 1 2 3 J J0(c) 图 A5.7&1&(b)【5-8】设计一组合数字电路，输入为四位二进制码 B3B2B1B0，当 B3B2B1B0 是 BCD8421 码 时输出 Y=1；否则 Y=0。列出真值表，写出与或非型表达式，用集电极开路门实现。 解： 1. 根据题意直接填写函数卡诺图，如图 A5.8(a)所示。化简为 0 的最小项，可得输出 Y 的与或非式Y ? B3 B2 ? B3 B1第 11 页 /共 46 页2. 用集电极开路门实现的逻辑图见图 A5.8(b)。Y B1B0 00 B3B2 00 01 11 10 1 1 0 1 01 1 1 0 1(a) 图 A5.811 1 1 0 010 1 1 0 0 B1 B3 B2(b)+VCC R Y【5-9】试用最小项译码器 74LS138 和和一片 74LS00 实现逻辑函数? P1 ( A, B ) ? ? m(0, 3) ? ? ? P2 ( A, B ) ? ? m(1, 2, 3) ?解： 本题有多种答案，答案之一如图 A5.10 所示，其余答案请同学自行设计。BIN/OCT B A 0 1 2 0 1 2 3 4 5 6 7 P2 P1&1& & EN图 A5.10【5-10】试用集成四位全加器 74LS283 和二输入与非门实现 BCD8421 码到 BCD5421 码 的转换。 解： 将 BCD8421 码转换为 BCD5421 码时，则前五个数码不需改变，后五个数码需要加 3， 如表 A5.11 所示。表 A5.11 被加数(BCD8421) A3 0 0 0 0 0 0 0 A2 0 0 0 0 1 1 1 A1 0 0 1 1 0 0 1 A0 0 1 0 1 0 1 0 B3 0 0 0 0 0 0 0 B2 0 0 0 0 0 0 0 加数 B1 0 0 0 0 0 1 1 B0 0 0 0 0 0 1 1 S3 0 0 0 0 0 1 1 和(BCD5421) S2 0 0 0 0 1 0 0 S1 0 0 1 1 0 0 0 S0 0 1 0 1 0 0 1第 12 页 /共 46 页0 1 11 0 01 0 01 0 10 0 00 0 01 1 11 1 11 1 10 0 11 1 00 1 0由表可得 74LS283 的加数低两位的卡诺图，见图 A5.11(a)所示。设 BCD8421 码输入为 DCBA，则化简可得B1 = B0 = D+CB+CA= D ? CB ? CA用 74LS283 和二输入与非门实现的逻辑图见图 A5.11(b)。B1/B0 BA 00 DC 00 01 11 10 0 0 ? 1 S3 01 0 1 ? 1 11 0 1 ? ? 10 0 1 ? A ? B C D(b) 图 A5.11S2S1S0 C0C474LS283A3 A2 A1 A0 B3 B2 B1 B0(a)【5-11】设计一个多功能组合数字电路，实现表 5.1 所示逻辑功能。表中 C1，C0 为功能选 择输入信号；A、B 为输入变量；F 为输出。 1、列出真值表，写出 F 的表达式； 2、用八选一数据选择器和门电路实现。表 5.1 C1 0 0 1 1 C0 0 1 0 1 F A+B ABA? BA? B解： 1. 输出 F 的表达式为F ? C0 AB ? C0 AB ? C1 AB ? C0 AB ? C1C0 AB2. 用八选一数据选择器和门电路实现逻辑图如图 A5.12 所示。图中 D0=D3=D4=D7=B；D1=1；D2=0；D5=D6= B第 13 页 /共 46 页F C1 C0 AF2 MUX 1 G0 74LS151 7 0 EN 0 1 2 3 4 5 6 7 &1& B图 A5.12【5-12】电路如图 5.12(a)所示。 1. 写出 L，Q，G 的表达式，列出真值表，说明它完成什么逻辑功能。 2. 用图 5.12 (a)、(b)所示电路构成五位数码比较器。YA&B YA=B YA&B (A&B)i (A=B)i 74LS85 (A&B)i A3 A2 A1 A0 B3 B2 B1 B0L A B Q G(a) 图 5.12(b)解： 1. 输出函数表达式为L ? ABG ? ABQ? AB AB ?该电路为一位数码比较器。 2. 将一位数码比较器的输出 L、Q、G 接到 74LS85 的串行输入端即可。 【5-14】解： 设合格为“1” ，通过为“1” ；反之为“0” 。根据题意，列真值表见表 A5.14。表 A5.14 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 0 0 0 0 0 1 1 1第 14 页 /共 46 页化简可得 【5-13】某汽车驾驶员培训班进行结业考试，有三名评判员，其中 A 为主评判员，B 和 C 为副评判员。在评判时，按照少数服从多数的原则通过，但主评判员认为合格，方可通过。 用与非门组成的逻辑电路实现此评判规定。 解： 设合格为“1” ，通过为“1” ；反之为“0” 。根据题意，列真值表见表 A5.14。表 A5.14 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 0 0 0 0 0 1 1 1化简可得F ? AB ? AC ? AB. AC【5-14】分析图 P5.16 所示电路中，当 A、B、C、D 只有一个改变状态时，是否存在竞争 冒险现象？如果存在，都发生在其他变量为何种取值的情况下？A B Y C D图 5.14解： 由图可知表达式为Y ? ACD ? ABD ? BC ? CD当 B=0 且 C=D=1 时：Y= A ? A 当 A=D=1 且 C=0 时：Y=B+ B 当 B=1,D=0 或 A=0,B=D=1 时：Y=C+ C 当 A=0,C=1 或 A=C=1,B=0 时：Y=D+ D第 15 页 /共 46 页第6章触发器【6-1】 已知由与非门构成的基本 RS 触发器的直接置“0”端和直接置“1”端的输入波形如 图 6.1 所示，试画出触发器 Q 端和 Q 端的波形。Rd Sd Q Q图 6.1解： 基本 RS 触发器 Q 端和 Q 端的波形可按真值表确定， 要注意的是， Rd 和 S d 同时为 当 “0” 时，Q 端和 Q 端都等于“1” Rd 和 S d 同时撤消，即同时变为“1”时，Q 端和 Q 端的状态 。 不定。见图 6.1（b）所示，图中 Q 端和 Q 端的最右侧的虚线表示状态不定。Rd Sd Q不定状态Q图 6.1（b）题 6-1 答案的波形图【6-2】触发器电路如图 6.2(a)所示，在图(b)中画出电路的输出端波形，设触发器初态 为“0”。Q QRd Sd QRd(a)SdQ(b) 图 6.2解： 此题是由或非门构成的 RS 触发器，工作原理与由与非门构成的基本 RS 触发器一 样，只不过此电路对输入触发信号是高电平有效。参照题 6-1 的求解方法，即可画出输出端 的波形，见图 6.2(c)。Rd Sd Q Q图 6.2(c)不定状态【6-3】试画出图 6.3 所示的电路，在给定输入时钟作用下的输出波形，设触发器的初 态为“0”。“1”CP R 1J C1 1K SYQZ第 16 页 /共 46 页CP图 6.3解： 见图 6.3(b)所示，此电路可获得双相时钟。CP Q Q Y Z图 6.3(b)【6-4】分析图 6.4 所示电路，列出真值表，写出特性方程，说明其逻辑功能。 Q QD图 6.4CP解： 1．真值表(CP=0 时，保持；CP=1 时，如下表）Dn Qn Qn+1 0 0 1 1 0 1 0 1 0 0 1 12．特性方程 Qn+1=Dn 3．该电路为锁存器（时钟型 D 触发器） 。CP=0 时，不接收 D 的数据；CP=1 时，把 数据锁存，但该电路有空翻。 【6-5】 试画出在图 6.5 所示输入波形的作用下， 上升和下降边沿 JK 触发器的输出波形。 设触发器的初态为“0”。CP J K第 17 页 /共 46 页图 6.5解： 见图 6.5(b)所示。CP J K CP J KQ Q图 6.5(b)【6-6】试画出图 P6.6(a)所示电路，在图 6.6(b)给定输入下的 Q 端波形，设触发器初态 为“0”。1J Q QCP D QCP DC1 1K(a) 图 6.6(b)解： 见图 6.6(b)所示。CP D Q图 6.6(b)【6-7】根据特性方程，外加与非门将 D 触发器转换为 JK 触发器，应如何实现？若反 过来将 JK 触发器转换为 D 触发器，应如何实现？ 解：J-K 触发器特性方程 Q D 触发器特性方程n ?1? J Qn ? KQnQn ?1 ? DD 触发器转换为 J-K 触发器 D ? J Qn ? KQn ? J Qn ? KQn 如图 6.7（a）所示。 J-K 触发器转换为 D 触发器J ? D ， K ? D 如图 6.7（b）所示。（a）图 6.7（b）【6-8】电路如图 6.8(a)所示，触发器为维持阻塞型 D 触发器，各触发器初态均为“0”。 1．在图(b)中画出 CP 作用下的 Q0 Q1 和 Z 的波形；第 18 页 /共 46 页2．分析 Z 与 CP 的关系。FF01D C1 Q0 Q 1D C1 RFF1Q Q Q1CP Q0 Q1ZCPZ(b)(a) 图 6.8解：1、CP 作用下的输出 Q0 Q1 和 Z 的波形如下图；D Q Q CP Q1 D Q Rd Q Q2 CP Q1 Q22、Z 对 CP 三分频。Z 1 Z【6-9】电路如图 6.9(a)所示，试在图(b)中画出给定输入波形作用下的输出波形，各触 发器的初态均为“0”；根据输出波形，说明该电路具有什么功能？FF0A 1D C1 QFF11D C1 QFCP(a)CP A F(b) 图 6.9解：输出波形图见图 6.9(c)CP A F图 6.9(c)【6-10】电路如图 6.10 所示，试在图(b)中画出给定输入波形作用下输出端 Q0 和 Q1 的 波形，设各触发器的初态均为“0”。第 19 页 /共 46 页FF0 A1D C1 R Q QFF1 Q0 CP1D C1 Q QQ1CP A Q0 Q1(b) 图 6.10(a)解：输出波形图见图 6.10(c)CP A B C图 6.10(c)【6-11】电路如图 6.11 所示，试在图(b)中画出给定输入波形作用下输出端 Q0 和 Q1 波形，各触发器的初态均为“0”。FF0“1”FF1 Q0Q CPQ1 CP1J C1 1K QA1J C1 1K RAQQ0 Q1“1”(a) 图 6.11(b)解： 见图 6.11(b)所示。该电路 A 输入每出现一次下降沿，Q1 端就输出一个宽度等于时钟周 期的脉冲。CP AQ0 Q1图 6.11(b)第 20 页 /共 46 页第 7 章 时序逻辑电路【7-1】已知时序逻辑电路如图 7.1 所示，假设触发器的初始状态均为 0。 (1 )写出电路的状态方程和输出方程。 (2) 分别列出 X=0 和 X=1 两种情况下的状态转换表，说明其逻辑功能。 (3) 画出 X=1 时，在 CP 脉冲作用下的 Q1、Q2 和输出 Z 的波形。1J X 1 CP C1 1KQ11J C1 1KQ2Z图 7.1解： 1．电路的状态方程和输出方程n Q1n ?1 ? X Q1n ? Q2 Q1nn n Q2 ?1 ? Q1n ? Q2Z ? Q1 Q2 CP2．分别列出 X=0 和 X=1 两种情况下的状态转换表，见题表 7.1 所示。逻辑功能为 当 X=0 时，为 2 位二进制减法计数器；当 X=1 时，为 3 进制减法计数器。 3．X=1 时，在 CP 脉冲作用下的 Q1、Q2 和输出 Z 的波形如图 7.1(b)所示。题表 7.1 X=0 Q2 Q1 0 1 1 0 0 0 1 0 1 0 X=1 Q2 Q1 0 1 0 0 0 0 1 0CP Q1 Q2 Z图 7.1(b)【7-2】电路如图 7.2 所示，假设初始状态 QaQbQc=000。 (1) 写出驱动方程、列出状态转换表、画出完整的状态转换图。 (2) 试分析该电路构成的是几进制的计数器。Qa 1 1J C1 1 CP 1K 1J C1 1K Qb 1J C1 1K Qc图 7.2解： 1．写出驱动方程J b ? K b ? Qan ? Qcn J a ? Ka ?1 2．写出状态方程n J c ? Qan QbK c ? Qan第 21 页 /共 46 页n n n Qb ?1 ? Qan Qcn Qan ? Qan Qan Qan Qan ?1 ? Qan Qb ?1 ? Qan Qb Qcn ? Qan Qcn 3．列出状态转换表见题表 7.2，状态转换图如图 7.2(b)所示。 表 7.2 状态转换表CP 0 1 2 3 4 5 6n n Qcn Qb Q a 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 00 51 42 3图7.2(b)764．由 FFa、FFb 和 FFc 构成的是六进制的计数器。 【7-3】在二进制异步计数器中，请将正确的进位端或借位端（Q 或 Q ）填入下表触发方式 加法计数器计数器类型 减法计数器 由（ ）端引出借位 由（ ）端引出借位上升沿触发 由（ ）端引出进位 下降沿触发 解： 由（ ）端引出进位题表 7-3触发方式 上升沿触发 下降沿触发加法计数器 由Q 端引出进位 由 Q 端引出进位减法计数器 由Q端引出借位 由Q 端引出借位【7-4】电路如图 7.4(a)所示，假设初始状态 Q2Q1Q0=000。 1. 试分析由 FF1 和 FF0 构成的是几进制计数器； 2. 说明整个电路为几进制计数器。列出状态转换表，画出完整的状态转换图和 CP 作用下的波形图。CP1J FF0 C1 1K CP 1J FF1 C1 1K 1J FF2 C1 1KQ0 Q1 Q2(a) 图 7.4(b)解： 1、由 FF1 和 FF0 构成的是三进制加法计数器（过程从略） 2、整个电路为六进制计数器。状态转换表（略） ，完整的状态转换图 和 CP 作用下的波形图如下图。第 22 页 /共 46 页3 CP Q0 Q1 Q2 6 6 577 0011225 443【7-5】某移位寄存器型计数器的状态转换表如表 7.5 所示。请在图 7.5 中完成该计数器 的逻辑图，可以增加必要的门电路。要求：写出求解步骤、画出完整的状态转换图。 3 为 （Q 高位）表 7.6C P Q 3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 0 1 1 1 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 1 1 1 0Q3Q2Q1Q01DC11DC11DC11DC1图 7.5解： (1) 根据状态转换表画次态卡诺图，求出状态方程。n+1 n+1 n+1 n+1 Q3 Q 2 Q1 Q 0 n n Q1 Q 0 n n 00 Q3 Q 2 0 1 100001 000011 000110 ???? ???? 0111???? ???? 00 ???? ???????? ???? ????n Q1n+1 ? Q2 ； n Q0 + 1? Q1 nQ3n+1 ? Q1n Q0n ；n n Q2 + 1? Q3 ；(2) 由状态方程写驱动方程。D3 ? Q1n Q0n ；D2 ? Q3n ；n D1 ? Q2 ；D0 ? Q1n(3) 验证自启动，画完整状态转换图。 电路可自启动。第 23 页 /共 46 页0812141371526131151049(4) 电路图如下图。Q3Q2Q1Q01DC11DC11DC11DC1CP【7-6】 在图 7.6(a)所示电路中， D 触发器构成的六位移位寄存器输出 Q6 Q5 Q4 Q3 Q2 Q1 由 的初态为 010100，触发器 FF 的初态为 0，串行输入端 DSR=0。请在图 7.6 (b)中画出 A、Q 及 B 的波形。DSR 移位寄存器D6Q1ABCPCP1J C1 1KQ(a) 图 7.6(b)解：波形图如图 7.6(b)所示。CP A Q B第 24 页 /共 46 页图 7.6(b)【7-7】分析图 7.7 所示电路，说明它们是多少进制计数器？1 ET QD QC QB QA EP 74LS161 RCO CP D C B A CR LD 11 ET QD QC QB QA EP 74LS161 RCO CP D C B A CR LD 1 1CPCP(a) 图 7.7(b)解： 图(a)，状态转换顺序[QDQCQBQA]=0?1?2?3?4?5?6?0，是 7 进制计数器； 图(b)，[QDQCQBQA]=6?7?8?9?10?11?12?13?14?15?6，是 10 进制计数器； 【7-8】分析图 7.8 所示电路的工作过程 1. 画出对应 CP 的输出 QaQdQcQb 的波形和状态转换图（采用二进制码的形式、 Qa 为高位） 。 2. 按 QaQdQcQb 顺序电路给出的是什么编码？ 3. 按 QdQcQbQa 顺序电路给出的编码又是什么样的？CPCPBQ QB QC QD A74 LS90 CPA S (2) S (1) R (2) R (1) 0 0 0 0图 7.8解： 1 状态转换图为10 110010111010000110002 按 QaQdQcQb 顺序电路给出的是 5421 码。 3. 按 QdQcQbQa 顺序电路给出的编码如下 →→→→→0000 【7-10】 试用 2 片 4 位二进制计数器 74LS160 采用清零法和置数法分别实现 31 进制加法 计数器。 解：答案略。 【7-9】图 7.9 为由集成异步计数器 74LS90、74LS93 构成的电路，试分别说明它 们是多少进制的计数器。第 25 页 /共 46 页CPCPBQA QB QC QDCPCPB CPAQ QB QC QD A74 LS93 R0 (2) R0 (1)74 LS90 CPA S (2) S (1) R (2) R (1) 0 0 0 0(a)(b)CPQA QB QC QD CPB 74LS93 CPA R 0 (1) R 0 (2)QA QB QC QD CPB 74LS93 CPA R 0 (1) R 0 (2)(c) 图 7.9解： 图(a)，状态转换顺序[QDQCQB]=0?1?2?0，是 3 进制计数器； 图(b)，状态转换顺序[QDQCQB]=0?1?2?3?0，是 4 进制计数器； 图(c)，是 37 进制计数器。 【7-11】图 7.12 所示为一个可变进制计数器。其中 74LS138 为 3 线/8 线译码器，当 S1=1 且 S 2 ? S3 ? 0 时，进行译码操作，即当 A2A1A0 从 000 到 111 变化时， Y1 ~ Y7 依次被选中而 输出低电平。74LS153 为四选一数据选择器。试问当 MN 为各种不同取值时，可组成几种不 同进制的计数器？简述理由。74LS153 D0 D1 L D2 D3 A0 A1 SY0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74LS138 B0 B1 B2 E3 E2 E11CP1 J C1 1K RQ11 J C1 1K RQ21 J C1 1K RQ31 J C1 1K RQ4图 7.11解： 4 个 JK 触发器构成二进制加法计数器， 当计数到 [Q4Q3Q2Q1]=10000 时， 74LS138 满足 使能条件，对[Q3Q2Q1]的状态进行译码，译码器的输出 Y 经过 4 选 1 数据选择器 74LS153， 在[MN]的控制下，被选中的 Y 信号，以低电平的形式对计数器清零。不同的[MN]即可改变 图 7.11 所示电路的计数进制，具体见下表。第 26 页 /共 46 页M 0 0 1 1N 0 1 0 1进制 八 九 十四 十五第 27 页 /共 46 页第8章存储器【8-1】 填空 1．按构成材料的不同，存储器可分为磁芯和半导体存储器两种。磁芯存储器利用 来存储数据；而半导体存储器利用 来存储数据。两者相比，前者一般容量较 ； 而后者具有速度 的特点。 2．半导体存储器按功能分有 和 两种。 3．ROM 主要由 和 两部分组成。按照工作方式的不同进 行分类，ROM 可分为 、 和 三种。 4．某 EPROM 有 8 条数据线，13 条地址线，则存储容量为 。 5．DRAM 速度 SRAM，集成度 SRAM。 6． DRAM 是 RAM， 工作时 （需要， 不需要） 刷新电路； SRAM 是 RAM， 工作时（需要，不需要） 刷新电路。 7. FIFO 的中文含义是 。 解： 1．正负剩磁，器件的开关状态，大，快。 2．ROM，RAM。 3．地址译码器，存储矩阵，固定内容的 ROM 、 PROM，EPROM 三种。 4．213×8。 5．低于，高于。 6．动态，需要；静态，不需要。 7．先进先出数据存储器。 【8-2】图 8.2 是 16×4 位 ROM，A3A2A1A0 为地址输入，D3D2D1D0 为数据输出，试分别写出 D3、D2、D1 和 D0 的逻辑表达式。A3 A2 A1 A0地 址 译 码 器D 3 D 2 D D0 1图 8.2解：? D0 ? A0 ? ? D1 ? ? m(3,6,9,12 ,15) ? ? ? D2 ? A1 ? A0 ? ? D3 ? ? m(0,5,9,13 ) ?【8-3】 16×4 位 ROM 做成两个两位二进制数相乘 1A0×B1B0） 用 （A 的运算器， 列出真值表， 画出存储矩阵的阵列图。第 28 页 /共 46 页解：图 8.3【8-4】由一个三位二进制加法计数器和一个 ROM 构成的电路如图 8.4(a)所示 1．写出输出 F1、F2 和 F3 的表达式； 2．画出 CP 作用下 F1、F2 和 F3 的波形（计数器的初态为”0“）Q2 地 计 址 Q ? 数 1 译 器 Q0 码 器 CP(a) 图 8.4CP F1 F2 F3F1 F3 F2(b)解：?F1 ? Q1 ? Q 0 ? Q 2 ? Q1 ? Q 2 ? Q1 Q 0 ? ? 1． ?F2 ? Q 2 ? Q1 ? Q 0 ?Q 2 ?Q1 Q 0 ?Q 2 ? Q1 ? Q 0 ? ?F3 ? Q1 ? Q 0 ?2．CP F1 F2 F3图 8.4（b）【8-5】用 ROM 实现全加器。 解：第 29 页 /共 46 页A B C0八 中 取 一 译 码 器 Si图 8.5m0 m1 m2 m3 m4 m5 m6 m7 Ci第 30 页 /共 46 页第 9 章 可编程逻辑器件及 Verilog 语言【9-1】简述 CPLD 与 FPGA 的结构特点？ 解： CPLD 采用了与或逻辑阵列加上输出逻辑单元的结构形式； FPGA 的电路结构由若干 而 独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。 CPLD 属于粗粒结构， FPGA 属于细粒结构。 CPLD 是基于乘积项的可编程结构， 而在 FPGA 中，其基本逻辑单元 LE 是由可编程的查找表（LUT，Look-Up Table）构成的， LUT 本质 上就是一个 RAM。 【9-2】简述手工设计与 PLD 设计的流程？ 解： 答：手工设计：第一步，设计电路，画出逻辑图；第二步，选择逻辑元器件。第三步， 进行正确的连线。 PLD 的设计流程：首先根据设计要求写出相应的逻辑表达式，画出设计草图，接着在 计算机上利用 PLD 软件通过原理图输入方式或硬件描述语言（HDL）输入方式输入逻辑设 计描述，经计算机仿真验证后，下载到 PLD 器件中，最后再通过外部实际输入输出对设计 进行验证。 【9-3】用 PLD 器件实现的电路仿真结果如图 9.4 所示，请指出电路的功能。(a)(b)(c) 图 9.4解： 图 P9.4 (a)为二选一数据选择器， P9.4 (b) 边沿型 D 触发器， P9.4 (c)为电平触发 D 图 图 触发器。第 31 页 /共 46 页【9-4】Verilog 语言程序清单如下，写出电路的逻辑功能，并通过 QuartusII 进行仿真。 module count(out,data,load,reset,clk); output[7:0] input[7:0] input load,clk, reg[7:0] always @(posedge clk) begin if (!reset) out = 8'h00; else if (load) out = else out = out - 1; end endmodule 解： Verilog 语言程序清单如下，写出电路的逻辑功能，并通过 QuartusII 进行仿真。 module count(out,data,load,reset,clk); output[7:0] input[7:0] input load,clk, reg[7:0] always @(posedge clk) begin if (!reset) out = 8'h00; else if (load) out = else out = out - 1; end endmodule 【9-5】Verilog 语言程序清单如下，写出电路的逻辑功能表，并通过 QuartusII 进行仿真。 module yima(A,EN,Y); output [7:0] Y; input [2:0] A; input EN; reg[7:0] Y; wire [3:0] temp={A,EN}; always case (temp) 4'b0001 : Y=8'b'b1001 : Y=8'b'b0101 : Y=8'b'b1101 : Y=8'b'b0011 : Y=8'b'b1011 : Y=8'b;第 32 页 /共 46 页4'b0111 : Y=8'b'b1111 : Y=8'b; default : Y=8'b; endcase endmodule 解： 3 输入 8 输出译码器。仿真波形图见 P9.5(a)，仿真电路图见 P9.5(b)。(a)仿真波形图第 33 页 /共 46 页(b) 仿真电路图 图 9.5第 34 页 /共 46 页【9-6】Verilog 语言程序清单如下，写出电路的逻辑功能表，并通过 QuartusII 进行仿真。 module bianma(Y,A); output [2:0] A; input [7:0] Y; reg [2:0] A; wire [7:0] temp=Y; always case (temp) 8'b: A=3'b000; 8'b: A=3'b100; 8'b: A=3'b010; 8'b: A=3'b110; 8'b: A=3'b001; 8'b: A=3'b101; 8'b: A=3'b011; 8'b: A=3'b111; default A=3'b000; endcase endmodule 解： 8 输入 3 输出编码器。仿真波形图见 P9.6(a)，仿真电路图见 P9.6(b)。（a）仿真波形图第 35 页 /共 46 页(b) 仿真电路图 图 P9.6 【9-7】用 Verilog 写出 60 进制计数器的程序，并进行仿真第 36 页 /共 46 页第 10 章 脉冲产生及变换电路【10-1】试计算图 10.1 中单稳态触发器 74LS122 的暂稳态时间，Rext=10k?、Cext=100nF。Cext 11 1 2 3 4 5 13 Rext VCC 9 14Cext Rext Rint VCC A1 /Cext 8 A2 Q B1 B2 6 Q R GND 7图 10.1解： 根据图中所给参数，暂稳态时间 tw tw=0.7RextCext=0.7?10?103?100?10-9=0.7ms 【10-2】图 10.2（a）是由 555 定时器构成的单稳态触发电路。 1.简要说明其工作原理； 2.计算暂稳态维持时间 tw 3.画出在图 10.2（b）所示输入 ui 作用下的 uC 和 uO 的波形。 4.若 ui 的低电平维持时间为 15ms，要求暂稳态维持时间 tw 不变，应采取什么措施？+5V R 9.1k4 8ui5Vui1?F7 uc 6 555 3 2 5 1uo0.01?Ft (ms)uc uo5 1025 3045 50t (ms) t (ms)(a)图 10.2（b）解： 1、工作原理（略） ； 2、暂稳态维持时间 tw=1.1RC=10ms； 3、uc 和 uo 的波形如下图：第 37 页 /共 46 页ui5 103.33V25 3045 50uct(m s)uot (m s) t (m s)4 若 ui 的低电平维持时间为 15ms，要求暂稳态维持时间 tw 不变，可加入微分电路【10-3】图 10.3（a）为由 555 定时器和 D 触发器构成的电路，请问： 1．555 定时器构成的是那种脉冲电路？ 2．在图 10.3（b）中画出 uc、u01、u02 的波形； 3．计算 u01 和 u02 的频率。uc+5V 15k7 4 8D QO u O1 u O2 O u O2t15k555 35 1u O1CP Quc0.1 F μ6 20.01 F μtOt（b）（a）图 10.3解： 1、555 定时器构成多谐振荡器 2、uc, uo1, uo2 的波形第 38 页 /共 46 页uc uo1 uo23.33V 1.67Vt t t3、uo1 的频率 f1=1 ? 316 H z 0.7 ? 45 ? 01 .uo2 的频率 f2=158Hz【10-4】由 555 定时器构成的电路如图 10.4 (a)所示，其中 VCC ? 5V 、 U S ? 4V 。回答 下列问题： 1. 说明由 555 定时器构成的电路名称。 2. 如果输入信号 ui 如图 10.4 (b)所示，画出电路输出 uo 的波形。ui / VVCC7 4 8 3 5 1555 ui6 2uo? ?O5 4 3 2 1tuo / VUSOt(b)(a) 图 10.4解： 1. 该电路为 555 定时器构成的施密特触发器。………………………..................…(3 分) 2. 由电路图可知，电路的阈值电压为UTH1 ? Us ? 4 V 1 U TH 2 ? U s ? 2 V 2在给定输入 ui 信号条件下，电路输出 uo 的波形如图 10.4(b)所示。…………......…(3 分)ui / V5 4 3 2 1Otuo / V5VOt图 10.4(b)【10-5】由 555 定时器构成的施密特触发器如图 10.5（a）所示。 1．在图（b）中画出该电路的电压传输特性曲线； 2．如果输入 ui 为图（c）的波形；所示信号，对应画出输出 uO 的波形；第 39 页 /共 46 页3．为使电路能识别出 ui 中的第二个尖峰，应采取什么措施？ 4．在 555 定时器的哪个管脚能得到与 3 脚一样的信号，如何接法？+6V7 4 8 3 5 1555 ui6 2uoC5（a）u o(V)6 4 2 2 4 6ui4V 2Vuotu i (V)（c）图 10.5t（b）+6V7 4 8 3 5 1uO / V 6 4uI / V4V 2V555 uI6 2uO0uO / VtC520(a)246uI / V0(c)t(b)图 10.5(b)解： 1．见图 10.5(b)所示。 2. 见图 10.5(c)所示。 3. 为使电路能识别出 uI 中的第二个尖峰，应使 5 脚接 3V 左右控制电压，降低阈值。 4. 7 脚，在 7 脚与电源间接上拉电阻。【10-6】 由 555 定时器构成的电子门铃电路如图 10.6 所示， 按下开关 S 使门铃 Y 鸣响， 且抬手后持续一段时间。 1. 计算门铃鸣响频率； 2. 在电源电压 VCC 不变的条件下，要使门铃的鸣响时间延长，可改变电路中哪个元件 的参数？第 40 页 /共 46 页3. 电路中电容 C2 和 C3 具有什么作用？VCC R1 S4.7kR28 74 555 3C3 1 0 0μ FR3C44.7k 6 2C10 .1μ FY5 1C20 .0 1μ F图 10.6解： 1. 已知 555 定时器构成多谐振荡器，门铃振荡频率为f ?1 1 ? ? 1.01kHz T 0.7( R1 ? 2 R2 )C12. R3 和 C4 构成放电回路，使两个参数增大，可延长放电时间常数 ? ? R3C4 。 3. 电容 C2 具有滤波作用，抑制电源中的高频干扰； 电容 C3 具有“通交流、阻断直流”作用。【10-7】 图 10.7 为由两个 555 定时器接成的延时报警器，当开关 S 断开后，经过一定的延 迟时间 td 后扬声器开始发出声音。如果在迟延时间内闭合开关，扬声器停止发声。在图中给 定的参数下，计算延迟时间 td 和扬声器发出声音的频率。+5V 5k 1M4 8 7 6 555 3 2 5 1 10μF 4 8 3 5 1+5V15k6 25550.01μFS0.01μF0.01μF图 10.7解： 延迟时间 td ? 1.1RC ? 11s 扬声器发出声音的频率f ?1 1 ? ? 10 k Hz T 0.7( R1 ? 2 R2 )C2第 41 页 /共 46 页第 11 章 数模与模数转换器【11-1】填空 1．8 位 D/A 转换器当输入数字量只有最高位为高电平时输出电压为 5V,若只有最低位 为高电平，则输出电压为 。若输入为 ，则输出电压为 。 2．A/D 转换的一般步骤包括 、 、 和 。 3．已知被转换信号的上限频率为 10kHZ，则 A/D 转换器的采样频率应高于 。完 成一次转换所用时间应小于 。 4．衡量 A/D 转换器性能的两个主要指标是 和 。 5．就逐次逼近型和双积分型两种 A/D 转换器而言， 抗干扰能力强； 转换速度快。 解： 1． 40mV ， 5.32V 。 2． 采样 ，保持 ，量化 ， 编码 。 3． 20kHz， 50μs 。 4． 精度 ， 速度 。 5． 双积分型， 逐次逼近型。 【11-2】 对于一个 8 位 D/A 转换器，若最小输出电压增量为 0.02V，试问当输入代码为
时，输出电压 uo 为多少伏？若其分辨率用百分数表示是多少？ 解： 输出电压 Uo=1.54V；分辨率为 1/（28-1） 。【11-3】图 11.3 为一个由四位二进制加法计数器，D/A 转换器，电压比较器和控制门组成的 数字式峰值采样电路。 若被检测信号为一个三角波， 试说明该电路的工作原理 （测量前在 Rd 端加负脉冲，使计数器清零） 。若要使电路正常工作，对输出信号有何限制？3R R 2R 2R R 2R R 2R R 2R 2R+R+ VUOCPui+&Q0Q1Q2Q3 Rd74LS161-图 11.3解： 首先将二进制计数器清零，使 uO=0。加上输入信号（Ui&0)，比较器 A 输出高电平，打 开与门 G，计数器开始计数，uO 增加。同时 uI 亦增加，若 uI&uO，继续计数，反之停止计数。 但只要 uO 未达到输入信号的峰值，就会增加，只有当 uO=uImax 时，才会关闭与门 G，使之 得以保持。第 42 页 /共 46 页【11-4】双积分型 A/D 转换器如图 11.4 所示，请简述其工作原理并回答下列问题： 1．若被检测电压 UI(max)=2V，要求能分辨的最小电压为 0.1mV，则二进制计数器的容 量应大于多少？需用多少位二进制计数器？ 2．若时钟频率 fCP=200kHz，则采样时间 T1=? 3．若 fCP=200kHz，UI&VREF=2V，欲使积分器输出电压 UO 的最大值为 5V，积分时间常 数 RC 应为多少。C UI -V REF R+UO+ CP二进制计数器Q N-1 Q0&图 11.4解： 1. 若被检测电压 UImax=2V，要求能分辨的最小电压为 0.1mV，则二进制计数器的容量 应大于 20000；需用 15 位二进制计数器。 2. 若时钟频率 fCP=200kHz，则采样时间 T1=215×5 ?s =163.8ms 3.T1 ? 2 V ? 5V RCRC=409.5ms【11-5】有一个逐次逼近型 8 位 A/D 转换器，若时钟频率为 250kHZ。 1．完成一次转换需要多长时间？ 2．有一个 A/D 转换器，电压砝码与输入电压 ui 逐次比较的波形如图 11.5 所示，则 A/D 转换器的输出为多少？uO5VuI2.5Vt图 11.5解： 1．完成一次转换需要 36 ? s 。 2．A/D 转换器的输出为 。 【11-6】双积分型 A/D 转换器如图 11.6 所示。试问：第 43 页 /共 46 页1． 若被检测信号的最大值为 u I (max) ? 2V ， 要能分辨出输入电压的变化小于等于 2mV， 则应选择多少位的 A/D 转换器？ 2．已知时钟脉冲 CP 的频率为 32kHz，若要求采样时间 T1＝31ms，则计数器应预置的 初值为多少？ 3． 若输入电压大于参考电压，即 | u I |?| VREF | ，则转换过程中会出现什么现象？uI S1C晶体振荡器1S2RA1uOfGQn- 1CPQ0A2检零比较器uG&二进制计数器VREF图 11.6解： 1．10 位。 3. 积分器输出过零时，计数器超过最大值，产生溢出现象。 【11-7】 试分析图 11.7 所示电路的工作原理，存储器中存储的信息见表 11.7，画出输 出电压 Uo 的波形。5V11.7EPROM 2716 存储内容A 3 A2 A1 A00 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1D3 D2 D1 D00 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0W R CSV D D V R EFRF+AD7524 I O U T 1D 7D 6D 5D 4D 3D 2D 1D 0I O U T 2UoD 7D 6D 5D 4D 3D 2D 1D 0 PG / PG M 2716 CS A10A 8A 8 A 7A 6A 5A 4A 3 A 2 A 1 A 0“1”CPP TQ D Q C QB Q A 74 L S 161 C r D C B A LD图“1”图 11.7“1”解：第 44 页 /共 46 页CPuO-0.625 V -1.25V -1.875V -2.5V图 11.7（b）]第 45 页 /共 46 页第 12 章 实用数字电路设计【12-1】设计一个温度测量及显示电路，温度传感器不限热敏电阻，写出设计报告。【12-2】 利用所学电子技术基础知识设计一个有实际应用背景的电子电路，写出设计 报告。第 46 页 /共 46 页