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一种igbt驱动电路的设计与仿真
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当前位置：&>>&&>>&&>>&基于SPWM 逆变器控制系统的建模与仿真
&&&& 摘要：在双环控制中，为了获得更好的控制效果，要实现状态反馈解耦。文章在状态反馈解耦的基础上，首先建立了SPWM 数学模型，接着对提出的两种控制方案进行了比较，通过分析指令传函的动态跟踪性能和扰动传函的扰动抑制能力，选择了负载电流解耦的电感电流反馈，它是控制效果较好的一种方案，最后对所选的控制方案进行了系统仿真，结果表明输出电压波形质量高，动态响应好，扰动抑制能力强。
　　0 引 言
　　目前，电压外环电流内环的双环控制方案是高性能逆变的发展方向之一。双环控制方案的电流内环扩大逆变器控制系统的带宽，使得逆变器动态响应加快，非线性负载适应能力加强，输出电压的谐波含量减小。
　　由于考虑到等效的压降作用和电压外环对电流内环的缓慢扰动作用，为要实现更好的控制效果，必须对控制对象实现状态反馈解耦，消除输出电压产生的交叉反馈作用。本文在状态反馈解耦的基础上，建立了SPWM 的仿真模型，并在此基础上进行了仿真。仿真过程考虑了死区效应和器件的损耗，因此是较为精确的模型。
　　1& 单相电压型逆变器的数学模型
　　为方便控制器的设计，首先建立单相SPWM(sinusoidalpulse width modulation)逆变器合理的数学模型。
　　图1 中E 为直流母线电压，ui为逆变器输出电压，uc为两端电压，iL为流过输出滤波电感L 的电流，io代表负载电流。滤波电感L 与滤波电容C 构成低通。r 为包括线路电阻、死区效应、管导通压降、线路电阻等逆变器中各种阻尼因素的综合等效电阻。电压ui可以取三个值:E，0或-E，因此，电压ui是幅值为+E 或-E 的电压脉冲序列。
　　由于逆变器电路中各个功率开关器件都工作在开关状态，因此是一个线性和非线性相结合的状态，分析时有一定的难度。可假设直流母线电压源E 的幅值恒定，功率开关为理想器件，并且逆变器输出的基波频率、LC 滤波器的谐振频率与开关频率相比足够的低，其截止频率通常选择在开关频率的1/10 ～1/5 左右，则逆变器可以简化为一个恒定增益的，从而可以采用状态空间平均法得到逆变器的线性化模型，单相电压型SPWM 逆变器的等效电路如图1 所示。
图1& 单相电压型SPWM 逆变器等效电路
　　基于基尔霍夫电压定律和电流定律，可以得到逆变器的小型号模型为:
　　选择电容电压Uc和电感电流iL作为状态变量，逆变器的连续时间状态方程为:
　　据此可以容易地推出其频域传递函数:
　　从而可以得出逆变器在频域下的等效框图如图2所示。
图2& 单相电压型SPWM 逆变器的等效框图
　　2& 电流内环电压外环双环控制的基本原理
　　早些年，逆变器电压电流双环控制用输出电压有效值外环维持输出电压有效值恒定，这种控制方式只能保证输出电压的有效值恒定，不能保证输出电压的波形质量，特别是在非线性负载条件下输出电压谐波含量大，波形失真严重;另一方面，电压有效值外环控制的动态响应过程十分缓慢，在突加、突减负载时输出波形波动大，恢复时间一般需要几个甚至几十个基波周期，瞬时控制方案可以在运行过程中实时地调控输出电压波形，使得供电质量大大提高。其中，应用较多的有:电压单环控制、电压电流双环控制、滞环控制等。
　　本文主要采用电流内环电压外环的双环控制，结构框图如图3 所示，输出反馈电压和给定电压基准信号比较，形成瞬时误差调节信号。经过电压PI 调节器后作为电流给定基准值，与电流反馈信号比较，形成瞬时误差信号，经过电流PI 调节器产生电流误差控制信号。
　　该信号与三角载波交截后产生SPWM 开关信号，控制主电路开关器件，在LC 滤波器前端形成SPWM 调制电压，经LC 滤波器后输出正弦电压。
图3& 双闭环控制系统框图
　　2.1& 具有状态解耦的多环控制系统
　　在双环控制系统中，由于电压外环对电流内环具有缓慢扰动作用，要实现更好的控制效果，必须对控制对象进行解耦，消除输出电压产生的交叉反馈作用。
　　依据控制结构的不同，效果也会不一样，文中对以下提出两种改进方案进行分析。
　　(1)带负载电流解耦的电感电流反馈
　　如果电感电流能够得到快速跟踪，则相对外环来说，内环动态过程可以忽略，负载电流就很容易解耦。
　　图4 是实现了负载电流解耦的内环电感电流反馈控制结构图。负载电流解耦把负载电流作为电流环附加指令，不必等到电压误差产生就能提供负载所需要的电流。这样负载突变可以通过前馈有效地抑制，不依赖外环来调节，从而提高响应速度。电感电流内环的带宽由Ki设置，带宽越大，电感电流跟踪的快速性越好，负载电流解耦的效果也越好，输出波形的稳态精度也越高。
图4& 电感电流反馈控制框图
　　指令传递函数:
　　扰动传递函数:
　　(2)带输出电压解耦的电容电流反馈
　　从电路的角度来看，对LC 滤波器而言，出现负载扰动时，电感电流不能突变，只能影响电容电流。因此，电容电流反馈可以直接反映出负载电流的变化。
　　从扰动的作用点来看，采用电容电流反馈可以将负载扰动，包含在反馈环路的前向通道内，因此可以及时对扰动产生抑制。从反馈原理来看，反馈哪个量，就能增强那个量的稳定度，反馈电容电流能使其在负载汲取电流时仍有维持不变的趋势。这样，不需要扰动前馈补偿，电容电流反馈结构就可以得到比仅用电感电流反馈要好的动态性能。从逆变器的输出来看，只要精确保证电容电流为正弦，无论负载如何变化都可以得到良好的输出正弦电压。若取电感电流反馈(无负载电流前馈补偿)，那么负载扰动只能通过电压外环调节;而取电容电流反馈，负载扰动在内环就可以得到及时的抑制。由于没有检测电感电流iL ，电感等效电阻无法解耦，其动态输出特性在低频段会受到一定影响。
图5& 电容电流反馈控制框图
　　指令传递函数:
　　扰动传递函数:
　　2.2& 两种控制策略的比较
　　逆变器的输出是对指令响应和扰动响应的和，可以从指令传递函数和扰动传递函数两方面入手，分析比较两种方案的性能。首先通过对指令传递函数和扰动传递函数的bode 图仿真来比较两种方案的动态跟踪性能和扰动抑制能力，从而选择较好的控制方案。
　　在bode 图仿真时，系统参数取基波频率60 Hz ，滤波电感L=1 .1 mH，滤波电容C=20 μF，滤波电感等效电阻r =0.6 Ω，开关频率20 kHz ，选取KV1 =0.2 ，Ki1 =22 ，KV2 =0.2 ，Ki2 =32 。
图6& 指令传函的对数幅频响应曲线
　　通过图6 可以比较系统对指令的跟踪效果，可以看到两种方案低频段增益均为1 ，能够完全复现指令，开环逆变器的谐振峰均被消除，具有良好的指令动态跟踪性能。
　　既然逆变器输出是对指令响应和扰动响应的综合，那么只分析逆变器对指令的跟踪效果是不够的，还要考虑对扰动的抑制能力，扰动传函的对数幅频响应曲线就能表征这个能力。
　　通过图7 可以看到，由于扰动主要位于低频段，所以通过这一段的波特图判断扰动抑制性能，低频增益越小，表明系统对扰动的衰减越厉害，即对扰动的抑制效果越好。如图所示，方案一对7 次以下的谐波均有衰减作用，方案二对5 次以下的谐波均有衰减作用，在60 Hz 处，方案一对基波扰动的抑制要好于方案二，这是因为方案二没有实现电感等效电阻解耦，基波在这个电阻上有压降，影响了输出波形。
图7& 扰动传函的对数幅频响应曲线
　　通过以上对指令和扰动传递函数的分析可知，两种方案对指令的跟踪能力是很接近的，因此选择方案的主要依据是它们对扰动的抑制能力。方案一通过前馈而方案二通过反馈对扰动进行补偿，考虑到反馈电感电流能够实现电感等效电阻解耦，故方案一在低频段的扰动抑制能力强于方案二，因此，选择方案一作为系统的控制结构。
　　3& 系统仿真
　　3 .1& 系统仿真模型
　　本文在MATLAB 环境下的Simulink 中建模和仿真。该仿真模型主要分为两个部分:主电路和控制器。主电路如图8 所示，控制器主要由电压电流反馈环节、负载电流补偿环节、SPWM 发生环节和死区延迟环节组成。从主电路仿真模型可以看到:在检验突加、突减非线性负载时，用两个脉冲波、乘法器和理想开关组成矩形脉冲信号，周期为0.4 s ，在0。2 s 时突加额定负载，在0.4 s 时，突减额定负载。系统仿真参数取基波频率为60 Hz ，直流母线电压E=400 V，滤波电感L=1 .1 mH，滤波电容C=20 μF，滤波电感等效电阻r=0.6 Ω，开关频率为20 kHz ，输出电压幅值为220 V，输出额定功率因数cosΦ=0.8 。
图8& 主电路仿真模型
　　3 .2& 仿真结果分析
　　在以下三种不同运行条件下进行仿真实验:
　　(1)在0～0.2 s 期间，逆变器空载运行;0.2 s 时突加负载运行。
　　(2)在0.2 s ～0.4 s 期间，逆变器在额定负载下运行。
　　(3)在0.4 s 时，逆变器突减负载运行。
　　三种条件下，输出电压、负载电流的波形图和输出电压THD 的波形如图9 ，图10 ，图11。
图9& 突加非线性负载运行
图10& 额定负载运行
图11& 突减非线性负载运行
　　仿真结果表明，基于状态反馈解耦的双环控制系统在不同的负载条件下，不但能获得高质量的输出电压波形，并且动态响应速度快:
　　(1)系统动态响应快，在三种条件下运行，都可以在两个周期内(&0.4 s )进入稳态。
　　(2)输出电压质量高，谐波含量少，在突加突减负载时，总THD 值不超过0.4 %，进入稳态后，THD 值不超过0.3 %。
　　(3)抗干扰能力强，对突加突减非线性负载所引起的波形失真具有很强的抑制能力，在两个周期内(&0.4 s )，就可校正波形失真。
　　4& 结 论
　　本文建立的电压电流双环控制系统，采用负载电流解耦的内环电感电流反馈、状态反馈解耦控制结构，对单相SPWM 逆变器进行建模与仿真。仿真结果表明，所采用的控制方案使逆变器具有输出电压质量高(总THD≤0.4 %)，动态响应速度快(不超过0.4 s )，抗干扰能力强等优点，能够较好地达到高性能指标的要求，具有很高的工业使用价值。&&来源:
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电路仿真实验报告书日期：
西安郵電學院 电路分析基础课程设计报 告 书 学院名称 ： 学 生姓名 ： 专业名称 ： 班 级 ：电子工程学院辛雷光信息科学与技术 光信0903/13实习时间 ： 日 至日 报告内容综合设计设计1：设计二极管整流电路。条件：输入正弦电压，有效值220v，频率50Hz； 要求：输出直流电压20V+/-2V 电路图： 波形图如下： 结果：通过电路，将220V的交流电转化成了大约20V的直流电。结论分析：先用变压器将220V的交流电转化为20V的交流电，再用二极管将20V交流电的负值滤掉，电容充当电源放电而且电压保持不变，因为一直有来自二极管的电流充电，而且周期为0.02秒，即电容两端电压能维持不变的放电到输出端。将电容的C调的小一点可以使充放电的速度加快，就可以使得输出电压变化幅度很小。 设计2：设计风扇无损调速器。条件：风扇转速与风扇电机的端电压成正比；风扇电机的电感线圈的内阻为200欧姆，线圈的电感系数为500mH。风扇工作电源为市电，即有效值220V，频率50Hz的交流电。要求：无损调速器，将风扇转速由最高至停止分为4档，即0，1，2，3档，其中0档停止，3档最高。 电路图：（开关从下至上依次为0，1，2，3档） 开关置0档，风扇停止，其两端电压波形如下图： 开关置1档，风扇转速最慢，其两端电压波形如下图： 开关置2档，风扇转速适中，其两端电压波形如下图： 开关置3档，风扇转速最快，其两端电压波形如下图： 结果：由图可知，当开关分别置0，1，2，3时，风扇两端的电压依次增大，其中当风扇置0档时，电压为零，满足风扇转速与风扇电机的端电压成正比的条件。结论分析： 设计3：设计1阶RC滤波器。条件：一数字电路的工作时钟为5MHz，工作电压5V。但是该数字电路的+5v电源上存在一个100MHz的高频干扰。要求：设计一个简单的RC电路，将高频干扰滤除。 电路图： 结果：由图知，滤过的波形的频率与5MHz基本一致，将高频100MHz滤去，符合题意要求。 结论分析：通过简单的RC电路，用低通函数H（jw）=H0Wc/(jw+Wc),计算出了电路中所需的电阻大小及电容大小。最终达到滤除电源电压中的高频成分，使低频成分通过的目的。设计4：降低电力传输损耗电路的设计条件：一感性的电力传输线（包含电路损耗），负载为感性阻抗，传输电压可变。电路等效结构如图4。2-1所示。 电路图： +?2_图4.2-1 解：有如下两种方案：第一种：提高负载的电压。对一个变压器：U0U1?N0N1?I1I0,U0，I0 为原线圈电压，电流， U1,I1 为副线圈电压，电流。 当我们降低N0N1的比值时，即相应的提高U1 ，降低I1，以提高了U2。 P损耗?I1r1 减少。2第二种：当负载端口并联电容 ，若电容电流为Ic（其超前电压900），原理电路图如下：则线路电流为I??I?c?I?L其向量关系如图： 由图可以看出：线路电流I明显减少。由向量知道?1??2，并联电容C22后cos?1?cos?2，功率因数增加了， 所以P损耗?Ir1?2P2U2cos?r1 会减小 。 仿真电路如下：第一种方法：（提高负载的电压）未升压时的功率，左边为传输损耗，右边为所需功率： 升压后的功率，左边为传输损耗，明显减小，右边为所需功率却几乎不变： 由结果看出，提高负载的电压，使的保证所需功率不变条件下，大大的减少了传输损耗，符合题意要求。第二种方法：（加大功率因数法，即负载端口并联电容） 并联电容前： 测得??11.?59.00%并联电容后： 测得??39.?91.06%由结果看出，并联电容提高电力传输效率，减小电力传输损耗，符合题意要求。结论分析：输电过程中，输电线损耗功率很大，为减少损耗，输电线应采用导电性能良好的金属制成，并减小输电线电流，设负载的功率因数为cos??的初相为零，即 U??U?00(V) 设负载电压U222由于负载吸收功率 P?U2Icos?，故线路电流I?22PU2cos? 所以线路损耗功率为：P损耗?Ir1?2P2U2cos?r1；所以，要减少损耗就应该提高U2或功率因数cos?。由上面的分析及电路仿真结果可知，两种降低电力传输损耗的功能，且未改变整个电路的阻抗性质，达到题目要求。设计9：电路中的灯只有在灯电压达到Vmax值时开始导通。在灯导通期间可将其模拟成一个电阻Rl，灯一直导通到其电压降到Vmax时为止。灯不导通时，相当于开路。 仿真电路图如下： R (a) 分析闪光灯闪光的原理；（只需作定性的分析）(b) 假设电路的的电源为4节1.5V的电池，电容值为10uF。设灯的电压达到4V时开始导通，当电压降到1V时停止导通，当灯导通时，它的阻值为20KΩ,当它不导通时电阻无穷大。① 假设两次闪光之间的时间为10s，需要多大的电阻R才能满足要求？ ② 若要闪光灯每分钟闪12次，R应为多大？（先进行理论性计算，再根据计算结果给出输出波形） 1、理论分析：闪光灯是一种有电压门限的发光装置，当其电压高过一定门限时，闪光灯开始发光，当电压低于一定门限时，闪光灯熄灭，电阻变为无穷大。这就需要在电路中加一能充电、放电的装置：电容器，使闪光灯进行一定频率的闪光。 2、理论计算
开关由断开到闭合 UC(0+)=UC(0-)=0 UC(∞)=6V τ=RC=10-5R UC(t)=6-6e-100000/R*t 电压由1V到4V时得方程 得 6-6e-100000/R*t1=1 （1） 6-6e-100000/R*t2=4 （2） t2- t1=（ln3+ln5-ln6)R*10-5 开关由闭合到断开UC(0+)=120/(R+20) UC(∞)=0 τ=RC=20*103*10-5=0.2S UC(t)= 120/(R+20)e-5t 电压由4V到1V时得方程120/(R+20) e-5*t1=4 (1) 120/(R+20) e-5*t2=1 （2） t2- t1=（e-5-e-20）(-24/R+20)- 则 两次闪光之间的时间为：T=（ln3+ln5-ln6)R*10-5+（e-5-e-20）(-24/R+20)当T为10s时 R=1.06MΩ 当T为5s时 R=516.7kΩ
设计10：设计一个指示灯变换电路，要求输入信号为占空比为25%，直流偏置为零的矩形波， 使得两个指示灯按照20H的频率等时间交替变换。 电路图：
结果：结论分析：设计12：已知运算放大器的理想模型如图4。2-6（a），实际模型如图（b）。要求分别利用理想模型和实际运放为核心，设计简单外围电路，实现电压放大功能，电压放大比Uo/Ui=10. (a)(b)图4.2-6 电路图：
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ADI技术指南合集(第一版)电路仿真和PCB设计
ADI 技术指南合集 第一版 电路仿真和 PCB 设计目录EMI、RFI 和屏蔽概念 .................................................................... 1 RFI 整流原理 ..................................................................................17 低电压逻辑接口 .............................................................................27 去耦技术 ..........................................................................................41 实现数据转换器的接地并解开“AGND”和 “DGND”的谜团 .........................................................................55 工程经理初次使用 Multisim ......................................................72 微带和带线设计 .............................................................................76 散热设计基础 .................................................................................83 模拟电路仿真 .................................................................................96 试验板和原型制作技术 ..............................................................111 静电放电 (ESD) ............................................................................126 高速逻辑的处理 ...........................................................................135MT-095 指南EMI、RFI和屏蔽概念电磁兼容性(EMC)简介 模拟电路性能常常会因附近电气活动产生的高频信号而受到不利影响。此外，内置模拟电 路的设备也可能对其外部的系统产生不利影响。参考文献1(第4页)根据IEC-60050定义给出 了“电磁兼容性(EMC)”定义： EMC是指器件、整套设备或系统在电磁环境下保持良好性能且不会向该环境中的任何器 件、设备或系统引入大量电磁干扰的能力。 因此，术语“EMC”描述以下两个方面： 1. 2. 电气电子系统保持正常工作且不干扰其它系统的能力。 此类系统在额定电磁环境中按预期工作的能力。因此，完整的EMC保证将会表明：设计中的设备应该既不会产生杂散信号，也不易受带外 外部信号(即目标频率范围之外的那些信号)影响。模拟设备多数时候深受后一类EMC问题 之害。此部分将重点介绍如何恰当处理这类杂散信号。 外部产生的电气活动可能产生噪声，这种噪声称为“电磁干扰(EMI)”或“射频干扰(RFI)”。 下面将从电磁干扰和射频干扰两个方面探讨EMI。对模拟设计人员来说，较具挑战性的任 务之一就是合理控制设备，防止出现因EMI而造成的不良操作。必须注意，这种情况下， EMI和/或RFI通常都是有害的。一旦进入设备内部，它既能够也会造成设备性能下降，而 且通常影响相当大。 此部分将着重介绍如何最大程度地减少因收到EMI/RFI信号而导致的不良模拟电路操作。 此类不良行为也称为“EMI或RFI敏感度”，指示设备暴露于EMI/RFI时出现异常行为的倾 向。当然还有互补EMC问题，即关于杂散“辐射”。不过，与高速逻辑等相比，模拟电路通 常较少涉及到脉冲驱动的高速、高电流信号边沿(即产生此类杂散信号的信号边沿)，所以 此处并未重点介绍EMC的这一方面。但无论如何，读者应当注意，这点可能很重要，尤其 是模拟电路与高速逻辑一起共同构成混合信号环境时。Rev.0, 01/09, WKPage 1 of 161MT-095由于所有这些EMC设计重点都至关重要，因此强烈建议各位读者补充阅读教程结尾部分的 参考文献。实际上，为了实现针对EMI、RFI和EMC周密完善的设计，设计人员需要非常 熟悉这些参考文献中的一个或多个(参见参考文献1-6)。这项课题范围极其广阔，现在也变 得越来越重要，以下材料仅为其简介。 EMI/RFI机制 要了解并合理控制EMI和RFI，首先需要将其分离成便于管理的各部分。因此，请记住， 当确实出现EMI/RFI问题时，基本上都可以将其分成“来源”、“路径”和“接收器”几部分，这 点非常有用。系统设计人员可以直接控制其中的接收器部分，同时还可能控制部分路径。 但是，设计人员几乎不可能控制实际来源。 EMI噪声源 干扰噪声总是可以通过这样或那样的方式耦合至模拟电路，从而破坏电路精度。这样的噪 声源有很多，图1列出了其中一些。EMI/RFI noise sources can couple from anywhere Some common sources of externally generated noise: Radio and TV Broadcasts Mobile Radio Communications Cellular Telephones Vehicular Ignition Lightning Utility Power Lines Electric Motors Computers Garage Door Openers Telemetry Equipment图1：一些常见的EMI噪声源由于几乎不可能控制这些EMI来源，那么退而求其次，就是发现和了解EMI耦合至设计中 设备的可能路径。2Page 2 of 16MT-095EMI耦合路径 EMI耦合路径实际上寥寥无几，最常见的三种路径如下： 1. 2. 3. 因传导而产生的干扰(公共阻抗) 因容性或感性耦合而产生的干扰(近场干扰) 电磁辐射(远场干扰)噪声耦合机制 只要系统中存在阻抗不匹配或不连续，EMI能量就可能进入系统。一般而言，这种情况发 生在接口处(即承载敏感模拟信号的电缆连接到PCB，并通过电源引脚的地方)。电缆连接 不当或电源滤波方案不佳通常都是干扰滋生的“完美温床”。 当两个或以上的电流共享公共路径(阻抗)时，也可能会产生传导噪声。这种公共路径通常 为高阻抗“接地”连接。如果两个电路共享此路径，那么一个电路的噪声电流就会在另一电 路中产生噪声电压。这种潜在干扰源可以通过几个步骤来识别(参见参考文献1和2，以及 教程MT-031)。 图2所示为噪声从外部来源进入电路的一些常见方式。Impedance mismatches and discontinuities Common-mode impedance mismatches → Differential Signals Capacitively Coupled (Electric Field Interference) dV/dt → Mutual Capacitance → Noise Current (Example: 1V/ns produces 1mA/pF) Inductively Coupled (Magnetic Field) di/dt → Mutual Inductance → Noise Voltage (Example: 1mA/ns produces 1mV/nH)图2：EMI如何进入设备以电介质(空气、真空以及所有固态或液态绝缘体都属于电介质)隔开的任何两条导线之间 都存在电容。如果一条导线上的电压发生变化，则另一导线上的电荷就会发生变化，而电 介质中将出现位移电流。当电容或dV/dT很高时，就很容易耦合噪声。例如，1 V/ns的变化 速率会引起1 mA/pF的位移电流。 如果一个电路中电流流动产生的磁通密度变化耦合至另一电路，则会在第二个电路中引入 电动势。这种“互感”是一种非常麻烦的噪声源，其耦合自dI/dT值较大的电路。例如，如 果互感为1 nH，则电流变化速率为1 A/ns时，会引入1 V的电动势。Page 3 of 163MT-095降低公共阻抗噪声 图3中列出了可消除或降低公共阻抗噪声(因传导路径共享阻抗而出现的噪声)的一些步骤。Common-impedance noise Decouple op amp power leads at LF and HF Reduce common-impedance Eliminate shared paths Techniques Low impedance electrolytic (LF) and local low inductance (HF) bypasses Use ground and power planes Optimize system design图3：公共阻抗噪声的一些解决方案这些方法应与教程MT-031中介绍的所有相关技术配合使用。 给多个电路供电的供电轨就是很好的公共阻抗例子。实际电源可能具有低输出阻抗，也可 能不是，尤其是在频率发生变化时。另外，用于配电的PCB走线同时具有感性和阻性，也可 能构成接地环路。使用电源层和接地层还可以降低配电阻抗。PCB上的这些专用导体层是连 续的(理想情况下如此)，因此实际电阻和电感极低。 在某些应用中，低电平信号会遇到高电平公共阻抗噪声，此时不可能防止干扰，而是可能 需要改变系统架构。可能需要改变以下几方面： 1. 2. 3. 4. 以差分形式传输信号 将信号放大到较高电平，以改善信噪比 将信号转换为电流以便传输 将信号直接转换为数字形式近场干扰的感生噪声 “串扰”是第二常见的干扰形式。在噪声源附近(即近场)时，干扰不是以电磁波形式传送，而 串扰一词可以指代感性或容性耦合信号。4Page 4 of 16MT-095降低容性耦合噪声 容性耦合噪声可以通过减少耦合电容(方法是增加导线间距)来降低，但最简单的解决方法 是采用屏蔽。通过在信号源和受影响节点之间放置导电且接地的屏蔽体(称为“法拉第屏蔽 体”)，可将位移电流直接路由至地，从而消除这种噪声。 使用此类屏蔽体时，值得注意的是，法拉第屏蔽体必须接地，这点非常重要。屏蔽体浮动 或开路无一例外都会导致容性耦合噪声增加。如需简单回顾这种屏蔽方法，请参见本文结 尾部分的参考文献2和3。 图4汇总了消除电容耦合干扰的方法。Reduce Level of High dV/dt Noise Sources Use Proper Grounding Schemes for Cable Shields Reduce Stray Capacitance Equalize Input Lead Lengths Keep Traces Short Use Signal-Ground Signal-Routing Schemes Use Grounded Conductive Faraday Shields to Protect Against Electric Fields图4：降低电容耦合噪声的方法降低磁耦合噪声 图5汇总了消除磁场导致干扰的方法。Careful Routing of Wiring Use Conductive Screens for HF Magnetic Shields Use High Permeability Shields for LF Magnetic Fields (mu-Metal) Reduce Loop Area of Receiver Twisted Pair Wiring Physical Wire Placement Orientation of Circuit to Interference Reduce Noise Sources Twisted Pair Wiring Driven Shields图5：降低磁耦合噪声的方法Page 5 of 165MT-095为了说明磁耦合噪声的影响，假设闭环面积为A cm2的电路在通量密度均方根值为B(高斯) 的磁场内工作。那么，此电路中的感生噪声电压Vn可以用下式表示： Vn = 2 π f B A cosθ × 10C8 V 公式 1在此公式中，f表示磁场频率，θ表示磁场B与环路面积为A的电路之间的角度。通过减少电 路环路面积、磁场强度或入射角，便可以降低磁场耦合。要减少电路环路面积，则需要将 电路导线排列得更紧密。将导线绞合在一起可以减少环路净面积。理想情况下，正负增量 环路面积等于零，因此具有消除磁场耦合的效果。直接减弱磁场可能比较困难。不过，由 于磁场强度和电路与干扰源的距离立方成反比，因此使受影响的电路远离磁场可以显著降 低感生噪声电压。最后，如果电路与磁场垂直，则可以将耦合降至最低。如果电路的导线 与磁场并行，那么入射角为零，因此感生噪声将达到最大。 还有一些技术可用于从来源上降低磁场干扰情况。在前面的段落中，接收器电路的导线被 绞合在一起，以消除导线周围的感生磁场。同一原理也可用于干扰源走线。如果磁场源为 流过临近导线的大电流，那么可以将这些导线绞合在一起，从而减少净磁场。 虽然屏蔽体和屏蔽套对磁场的屏蔽效果远远不如对电场的屏蔽效果，但有时也会有用。低 频时，采用高导磁合金等高导磁率材料的磁屏蔽体可以在一定程度上衰减磁场。高频时， 只要屏蔽体的厚度大于所用导线的集肤深度(在所涉频率条件下)，简单的导电屏蔽体就非 常有效。注意，铜的集肤深度为6.6/√f cm，其中f单位为Hz。 无源元件：EMI克星 只要使用得当，电阻、电容和电感等无源元件都是降低外部感生干扰的强有力工具。 简单的RC网络可以构成高效、经济的单极、低通滤波器。输入噪声会通过电阻转换成热 量而消耗掉。但要注意固定电阻本身会产生热噪声。另外，在运算放大器或仪表放大器的 输入电路中使用时，此类电阻会产生由输入偏置电流感生的失调电压。虽然使两个电阻相 匹配可以将直流失调降至最低，但该噪声将保持不变。图6汇总了一些能够将EMI降至最 低的常用低通滤波器。6Page 6 of 16MT-095如果应用中信号和回路导线没有实现良好地磁耦合，那么可以使用共模(CM)扼流圈来增 加两者之间的互感。注意，这些注释主要适用于仪表放大器，后者接收平衡输入信号(除 非构建仪表放大器，否则运算放大器本来要求用非平衡输入信号)。CM扼流圈非常容易构 建，只需将差分信号导线在高导磁率(& 2000)氧化铁磁珠上绕几圈即可。磁珠的磁性允许差 模电流顺畅通过，但却会抑制CM电流。LP Filter Type ADVANTAGE DISADVANTAGERC SectionSimple Inexpensive Very Low Noise at LF Very Low IR Drop Inexpensive Two-Pole Cutoff Very Low Noise at LF Very Low IR Drop Pre-packaged Filters Multiple-Pole CutoffResistor Thermal Noise IB x R Drop → Offset Single-Pole Cutoff Medium Complexity Nonlinear Core Effects PossibleLC Section (Bifilar)π Section (C-L-C)Most Complex Nonlinear Core Effects Possible Expensive图6：在滤波器内使用无源元件来抑制EMI此外，还可以在扼流圈的前后连接电容，分别提供额外的CM滤波和差模滤波。这种CM扼 流圈价格便宜，而且由于线路的直流电阻很低，因此热噪声和由偏置电流感生的失调极 低。不过，核芯周围有磁场。为了防止与其它电路发生耦合，核芯可能需要用金属屏蔽体 包围起来。同时注意，应避免核芯中出现高电平电流，因为这样可能会使氧化铁饱和。 第三种无源滤波方法是采用封装的π网络(C-L-C)。这类封装滤波器完全独立，在输入端和 输出端都连接有穿心式电容，并集成一个屏蔽体以防止电感的磁场辐射噪声。这类网络价 格较贵，可提供较高的衰减水平并可在宽频率范围内工作，但选择滤波器时必须确保磁珠 所涉及的工作电流电平不会出现饱和。 降低系统的EMI敏感度 本文前面通过一些通用示例和技术概述了可用于降低或消除EMI/RFI的步骤。图7给出了一 些基于系统考量的可能措施。 如需了解其它抗EMI的滤波技术示例，请参见“教程MT-070”Page 7 of 167MT-095下文将进一步细述屏蔽原理。Always Assume That Interference Exists! Use Conducting Enclosures Against Electric and HF Magnetic Fields Use mu-Metal Enclosures Against LF Magnetic Fields Implement Cable Shields Effectively Use Feedthrough Capacitors and Packaged PI Filters图7：降低系统EMI/RFI敏感度屏蔽概念回顾 接下来讨论屏蔽效果概念这些背景知识。有兴趣的读者可以查看教程结尾的参考文献4-9 来了解更多详情。 要有效地运用屏蔽概念，需要了解干扰源、干扰源周围的环境以及干扰源与观察点(接收 器)之间的距离。如果电路在干扰源附近工作(即近场或感应场)，那么场特性取决干扰源。 如果电路位于远处(即远场或辐射场)，那么场特性取决于传输介质。 如果电路与干扰源之间的距离小于干扰波长(λ)除以2π(即λ/2π)，则电路在近场内工作。如 果电路与干扰源之间的距离大于该数值，那么电路在远场内工作。例如，对于由1 ns脉冲 边沿导致的干扰，其带宽上限大约为350 MHz。350 MHz信号的波长约为32英寸(光速约为 12&/ns)。将该波长除以2π即可得到距离大约为5英寸，这就是近场和远场之间的界限。如 果电路位于3 5 0 M H z 干扰源的5英寸范围之内，那么该电路在干扰源近场内工作。如果距离 大于5英寸，那么该电路在干扰源远场内工作。 无论是何种干扰类型，都具有相关的特征阻抗。该特征(即场的波阻抗)由其电场(以E表示) 与其磁场(以H表示)的比值决定。在远场中，电场与磁场的比值为自由空间的特征(波阻 抗)，即Zo = 377 。在近场中，波阻抗由干扰性质以及与干扰源的距离决定。如果干扰源 具有高电流和低电压(如环路天线或电源线路变压器)，那么主要是磁场，波阻抗小于377 。 如果干扰源具有低电流和高电压(如拉杆天线或高速数字开关电路)，那么主要是电场，波 阻抗大于377 。8Page 8 of 16可以使用导电外壳来屏蔽敏感电路，以免其受到这些外部场影响。这类材料可以形成与入 射干扰的“阻抗不匹配”，原因是屏蔽体的阻抗小于入射场的波阻抗。导电屏蔽体的有效性 取决于以下两项：首先是因屏蔽材料反射入射波而造成的损耗。其次是因屏蔽材料吸收透 射波而造成的损耗。反射损耗量取决于干扰类型及其波阻抗。但是，吸收损耗量则与干扰 类型无关。无论是对于近场辐射与远场辐射，还是对于电场与磁场，该损耗量都相同。 两种介质间表面的反射损耗取决于两种介质的特征阻抗差异。对于电场，反射损耗取决于 干扰频率和屏蔽材料。该损耗可以用dB表示，计算公式如下：公式 2 其中，σr是屏蔽材料的相对导电率，单位为西门子每米； r是屏蔽材料的相对导磁率，单 位为亨利每米；f是干扰频率，而r是与干扰源的距离，单位为米。 对于磁场，该损耗也取决于屏蔽材料和干扰频率。对于磁场，反射损耗的计算公式如下： 公式 3 而对于平面波( r & λ/2π)，则反射损耗的计算公式如下： 公式 4 “吸收”是屏蔽材料的第二种损耗机制。因吸收而造成的波衰减计算公式如下： 公式 5 其中，t是屏蔽材料的厚度，单位为英寸。该表达式适用于平面波、电场和磁场。由于透 射场的强度相对于屏蔽材料的厚度呈指数减少，因此当屏蔽体的厚度为一个集肤深度(δ) 时，则吸收损耗为9 dB。吸收损耗与厚度成正比，但却与集肤深度成反比，因此通过增加 屏蔽材料厚度可以改善高频条件下的屏蔽效果。9MT-095在远场中，由于屏蔽体阻抗Zs随频率升高而增加，因此平面波的反射损耗随频率升高而减 少。然而，因为集肤深度减少，所以吸收损耗会随频率升高而增加。对于电场和平面波， 主要屏蔽机制为反射损耗，而在高频条件下，屏蔽机制为吸收损耗。 因此，对于高频干扰信号，铜或铝等轻便、易加工的高导电性材料可以提供足够的屏蔽效 果。不过，在低频条件下，磁场的反射损耗和吸收损耗都很低。因此，很难通过屏蔽体来 保护电路不受低频磁场的影响。在这类应用中，采用具有低磁阻的高导磁率材料效果最 佳。这类低磁阻材料提供漏磁路径，可使磁场偏离受保护的电路。例如钢和高导磁合金就 是高导磁率材料。 总而言之，常用于屏蔽的金属材料具有以下特性：对于高频干扰，采用高导电性金属，而 对于低频干扰，则采用高导磁性金属。 具有适当屏蔽效果的外壳可以非常有效地防止外部干扰影响其内部器件，并可以抑制任何 内部产生的干扰。不过，在实际应用中，屏蔽体上通常需要有开口，以便配置调整旋钮、 开关或连接器或者提供通风。不幸的是，这些开口让高频干扰得以借机进入仪器内部，因 此可能影响屏蔽效果。 评估外部场进入外壳的能力时，请使用开口的最长尺寸(而非总面积)，因为开口就好比槽 形天线。公式6可用于计算外壳上开口的屏蔽效果(即EMI泄漏或渗透敏感度)： 公式 6其中，λ是干扰波长，而L是开口的最大尺寸。 当开口的最大尺寸等于干扰频率的半波长时，穿过开口的EMI辐射达到最大(即屏蔽效果 为0 dB)。根据经验应确保最长尺寸小于干扰信号的1/20波长，这时屏蔽效果为20 dB。另 外，在外壳每侧分别开一些小口要优于在一侧开很多口。这是因为不同侧面上的开口会向 不同方向辐射能量，这样屏蔽效果反而不会受影响。如果不得不留出开口和缝隙，那么应 当合理地单独或混合使用导电垫片、网屏和涂料，将任意开口的最长尺寸限制在1/20波长 以内。穿过外壳的所有电缆、走线、连接器、指示器或控制轴都应该用环绕金属屏蔽体包 裹，并且该屏蔽体应该在入口点处连接到外壳上。在那些使用无屏蔽电缆/走线的应用 中，建议在屏蔽体入口点处连接滤波器。10Page 10 of 16MT-095关于电缆和屏蔽体的基本要点 虽然其他地方已经详细说明，但此处还值得一提的是，电缆及其屏蔽体使用不当可能成为 辐射干扰和传导干扰的重要来源。这里就不再对这些问题做长篇大论，有兴趣的读者可以 查看参考文献2、3、5和6来了解背景知识。 如图8所示，适当的电缆/外壳屏蔽可以将敏感电路和信号“完全限制在屏蔽体内”，屏蔽效 果丝毫不受影响。SHIELDED ENCLOSURE A SHIELDED INTERCONNECT CABLE LENGTH = L SHIELDED ENCLOSURE BFULLY SHIELDED ENCLOSURES CONNECTED BY FULLY SHIELDED CABLE KEEP ALL INTERNAL CIRCUITS AND SIGNAL LINES INSIDE THE SHIELD. TRANSITION REGION: 1/20 WAVELENGTH图8：屏蔽互连电缆可以是长线或短线，具体取决于工作频率如图中所示，外壳和屏蔽体必须适当接地，否则会起到天线作用，进而导致辐射干扰和传 导干扰变得更糟(而不是变好)。 视干扰类型(拾取/辐射、低频/高频)，需以不同的方式来实现适当的电缆屏蔽，并且与电 缆长度密切相关。第一步是确定电缆长度在相关频率下属于“长线”还是“短线”。如果电缆 长度小于最高干扰频率的1/20波长，那么视为短线。否则，则视为长线。Page 11 of 1611MT-095例如，50/60 Hz时，长度小于150英里的所有电缆都属于短线，而这些低频电场的主要耦合 机制为容性耦合。因此，对于长度小于150英里的所有电缆，整条电缆上的干扰幅度都相同。 如果应用中电缆长度属于长线或需要针对高频干扰提供保护，那么首选方法是将电缆屏蔽 体“两端”都连接到低阻抗点。正如下文所述，可以是直接链接(驱动端)或容性连接(接收器 端)。如果未接地，未端接的传输线路效应可能导致电缆出现反射和驻波。当频率为10 MHz及以上时，屏蔽体环焊(360°)和金属连接器需要与地之间具有低阻抗连接。 总而言之，要针对低频(&1 MHz)电场干扰提供保护，可以在一端将屏蔽体接地。对于高频 干扰( & 1 M H z ) ，首选方法是将屏蔽体两端都接地，即在屏蔽体和连接器之间使用360°环 焊，而连接器和外壳之间保持金属间导通。 不过，在实际操作中，屏蔽体两端都直接接地时有一点需要注意，就是这样做会构成低频 接地环路，如图9所示。A1INA2GND 1VNGND 2VN Causes Current in Shield (Usually 50/60Hz) Differential Error Voltage is Produced at Input of A2 Unless: A1 Output is Perfectly Balanced and A2 Input is Perfectly Balanced and Cable is Perfectly Balanced图9：屏蔽双绞线中的接地环路可能导致误差只要两个系统A1和A2相距较远，各系统的地电位(即VN)通常都存在差异。此电位差的频 率通常为线路频率(50或60 Hz)及其倍数。但是，如果屏蔽体按照图中所示两端都直接接地， 那么屏蔽体中会出现噪声电流IN。在完美平衡的系统中，系统的共模抑制能力无穷大，因 此这一电流不会在接收器A2处产生任何差分误差。然而，驱动器、其阻抗、电缆和接收 器中永远不可能实现完美平衡，因此会有一部分屏蔽电流以差分噪声信号形式出现在A2 的输入端。下面针对各示例说明屏蔽体正确接地方式。 12Page 12 of 16MT-095如上所述，电缆屏蔽体会受低频和高频干扰影响。良好的设计要求：如果电缆相对于干扰 频率为长线(射频干扰通常就是如此)，则屏蔽体两端都应接地。 图10所示为远程无源RTD传感器通过屏蔽电缆连接到电桥和调理电路。正确的接地方式如 图中上部所示，其中屏蔽体在接收端接地。RTDBRIDGE AND CONDITIONING CIRCUITSNCRTDBRIDGE AND CONDITIONING CIRCUITS “HYBRID” GROUNDC图10：屏蔽电缆(带无源传感器)的混合接地不过，出于安全考虑，该屏蔽体的远端可能也要接地。这种情况下，可以利用低电感陶瓷 电容(0.01 F至0.1 F)在接收端接地，这样仍可提供高频接地。该电容可用作屏蔽体上射频 信号的地，但却会阻止低频线路电流在屏蔽体中流动。这种技术通常称为“混合接地”。 图11所示为使用有源远程传感器和/或其它电子器件的情况。这两种情况下，无论是平衡 驱动器(上部)还是单端驱动器(下部)，混合接地都同样适合。两种情况下，电容&C&会断开 低频接地环路，同时为图中右侧A2接收端的屏蔽电缆提供有效的射频接地。Page 13 of 1613MT-095此外，对于所使用的源端接电阻RS，还有一些细微之处应当注意。在平衡驱动和单端驱动 情形下，平衡线路上的驱动信号均由净阻抗RS产生，而后者又作为两个RS/2分散在两个双 绞引脚上。在图中上部的全差分驱动情形下，这点比较直观，一个取值为RS/2的电阻与A1 的互补输出串联。 在图中下部的单端驱动情形下，注意仍然使用了两个RS/2电阻，其中一个电阻与两个引脚 串联。此处，接地哑回路引脚电阻可以为差分线路提供阻抗平衡的接地连接驱动，从而帮 助提高系统整体抗扰度。注意，这种实施方案仅适用于A2处具有平衡接收器的那些应 用，如图所示。A1RS/2 RS/2A2CA1RS/2 RS/2A2C图11：平衡屏蔽电缆的阻抗平衡驱动可帮助 提高平衡信号源或单端信号源的抗扰度同轴电缆与屏蔽双绞线的不同之处在于，信号电流回路要穿过屏蔽体。因此，理想的状况 是在驱动端将屏蔽体接地，而在差分接收器(A2)端则允许屏蔽体悬空，如图12的上部所 示。不过，为使这种技术有效，接收器必须是差分类型且必须具有良好的高频CM抑制能力。14Page 14 of 16MT-095然而，接收器可能是单端类型，如标准单运放型电路中的典型元件。图12中的下部示例就 是如此，因此这种情况下就必须将同轴电缆屏蔽体两端都接地。COAX CABLE A1 A2 DIFF AMP Shield Carries Signal Return CurrentA1A2 SINGLEENDED AMP图12：同轴电缆可以使用平衡接收器或单端接收器参考文献：1. 2. 3. 4. 5. 6. 7. 8. 9. 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Henry Ott website,
IEEE EMC website, http://www.ewh.ieee.org/soc/emcs Mark Montrose website, /index.html Tim Williams website, http://www.elmac.co.uk Eric Bogatin website, Howard Johnson website,Copyright 2009, Analog Devices, Inc. All rights reserved. Analog Devices assumes no responsibility for customer product design or the use or application of customers’ products or for any infringements of patents or rights of others which may result from Analog Devices assistance. All trademarks and logos are property of their respective holders. Information furnished by Analog Devices applications and development tools engineers is believed to be accurate and reliable, however no responsibility is assumed by Analog Devices regarding technical accuracy and topicality of the content provided in Analog Devices Tutorials.16Page 16 of 16MT-096 指南RFI整流原理输入级RFI整流灵敏度 模拟集成电路中有一种众所周知却又了解不深的现象，即RFI整流，在运算放大器和仪表 放大器中尤为常见。放大极小信号时，这些器件可以对大幅度带外HF信号进行整流，即 RFI。因此，除所需信号外，输出端还会出现直流误差。不需要的HF信号可以通过多种途 径进入敏感模拟电路。引入和引出电路的导体为进入电路的干扰耦合提供了通路。这些 导体会通过容性、感性或辐射耦合拾取噪声。杂散信号会和所需信号一起出现在放大器 输入端。杂散信号的幅度虽然可能只有几十毫伏，但是也会产生一些问题。简言之，敏 感低带宽直流放大器未必总能抑制带外杂散信号。对简单的线性低通滤波器而言，情况 确实如此，而运算放大器和仪表放大器实际上会对高电平HF信号进行整流，从而导致非 线性和异常失调。本指南将讨论RFI整流的分析和预防方法。 背景知识：运算放大器和仪表放大器RFI整流灵敏度测试 几乎所有的仪表放大器和运算放大器输入级都采用某种类型的射极耦合BJT或源极耦合 FET差分对。根据器件工作电流、干扰频率及其相对幅度，这些差分对可以像高频检波器 一样工作。检波过程会在干扰的谐波频谱成分上产生噪声，同样也会在直流分量上产生 噪声！从干扰中检测到的直流成分会转换放大器偏置电平，导致结果不准确。 运算放大器和仪表放大器中的RFI整流效果可以通过相对简单的测试电路来评估，如RFI 整流测试配置中所述(参见参考文献1第1至38页)。在这些测试中，运算放大器或仪表放大 器增益配置为C100(运算放大器)或100(仪表放大器)，直流输出在100 Hz低通滤波器后测 量，以防来自其它信号的干扰。测试激励选用100 MHz、20 mVp-p信号，远高于测试器件 的频率限制。操作时，测试可以评估存在激励时观察到的直流输出偏移。该测量的理想 直流偏移为零，给定器件的实际直流偏移表示相对RFI整流灵敏度。采用BJT和FET技术的 器件都可以通过该方法来测试，因为这些器件在高低电源电流水平下都可以工作。 在参考文献1中的原始运算放大器测试中，有些FET输入器件(OP80、OP42、OP249和 AD845)的输出电压不具有可观察的偏移，而其它有些器件则表现出小于10 V的偏移(折 合到输入端)。在BJT输入运算放大器中，偏移量会随着器件电源电流的增加而减小。只 有两款器件不具有可观察的输出电压偏移(AD797和AD827)，其它器件(OP200和OP297)的 偏移则小于10 V(折合至输入端)。可想而知，其它运算放大器在接受此类测试时也会表 现出类似模式。Rev.0, 01/09, WKPage 1 of 1017MT-096通过这些测试，可以概括出RFI整流的一些特点。首先，器件耐受性似乎与电源电流成反 比，也就是说，在低静态电源电流下偏置的器件具有最高的输出电压偏移。其次，具有 FET输入级的IC似乎比具有BJT的IC不易受整流影响。注意，无论是运算放大器还是仪表 放大器，这些特点都是独立的。实际上，这意味着低功耗运算放大器或仪表放大器更易 受RFI整流影响。而且，FET输入运算放大器(或仪表放大器)更不易受RFI整流的影响，在 较高电流下工作时尤为如此。 根据上述数据和BJT与FET的基本差异，我们可以总结一下之前了解的内容。双极性晶体 管效应受正偏PN结(基极-发射极结)的控制，该结点的I-V特性具有指数特性和明显的非线 性。另一方面，FET特性受施加到反向偏置PN结二极管上电压的控制(栅极-源极结)。FET 的I-V特性满足平方律，因此，本身就比BJT更具有线性。 对低电源电流器件而言，电路中的晶体管经过偏置后，电流远低于其峰值fT集电极电 流。虽然IC构建所用的工艺涉及的器件fT可达几百MHz，但是晶体管在低电流水平下工作 时，电荷跃迁时间会增加。采用的阻抗水平也使这些器件中的RFI整流变得更差。在低功 耗运算放大器中，阻抗约为几百到几千千欧，而在中等电源电流设计中，阻抗可能不超 过几千欧。在这些因素的共同作用下，低功耗器件的RFI整流特性变差。 图1总结了关于RFI整流灵敏度的一般性观察，运算放大器和仪表放大器均适用。BJT input devices rectify readily Forward-biased B-E junction Exponential I-V Transfer Characteristic FET input devices less sensitive to rectifying Reversed-biased p-n junction Square-law I-V Transfer Characteristic Low Isupply devices versus High Isupply devices Low Isupply ? Higher rectification sensitivity High Isupply ? Lower rectification sensitivity图1：关于运算放大器和仪表放大器输入级RFI整流灵敏度的一些一般性观察18Page 2 of 10MT-096分析方法：BJT RFI整流 实验表明，与具有FET输入的类似器件相比，BJT输入器件具有更高的RFI整流灵敏度，可 以采用分析性更强的方法来解释这一现象。 RF电路设计人员早就知道，由于具备非线性I-V特性，PN结二极管是有效的整流器。HF 正弦波输入的BJT晶体管电流输出频谱分析表明，器件偏置越接近“膝部”，非线性就越 高。这会进而使其用作检波器时更为有效。这一点在低功耗运算放大器中尤为重要，此 时输入晶体管在极低集电极电流时会发生偏置。 参考文献1中说明了BJT集电极电流的整流分析方法，在此恕不赘述，除非需要作出重要 结论。这些结果表明，原始二次二阶项可以简化为频率相关项 ic(AC)(两倍输入频率下) 和直流项 ic(DC)。后一项可以采用公式2表示，整流直流项的最终形式为：公式 1 该公式表明，二阶项的直流成分与HF噪声幅度VX的平方以及晶体管的静态集电极电流IC 成正比。为了表明整流的这一特点，注意，在IC为1 mA条件下工作、具有10 mVpeak高频信 号冲击的双极性晶体管的直流集电极电流变化约为38 A。 减少整流集电极电流需要减少静态电流或干扰幅度。由于运算放大器和仪表放大器输入 级很少提供可调整静态集电极电流，迄今为止，减少干扰噪声VX水平还是最佳(也几乎是 唯一)解决方案。例如，将干扰幅度减少2倍至5 mVpeak后，会使整流集电极电流产生4到1的 净减少量。显然，这说明必须使杂散HF信号远离RFI敏感放大器输入端。 分析方法：FET RFI整流 参考文献1中也说明了JFET漏极电流的整流分析方法，在此恕不赘述。类似的方法也用于 FET漏极电流整流分析，该电流与施加到其栅极的小电压VX成函数关系。公式2概括了 FET漏极电流二阶整流项的评估结果。和BJT一样，FET二阶项也有交流和直流成分。此 处给出了整流漏极电流直流项的简化公式，其中整流直流漏极电流与杂散信号，即VX幅 度的平方成正比。Page 3 of 1019MT-096但是，公式2也说明，由FET和BJT产生的整流度的差异非常重要。公式 2 但是，在BJT中，集电极电流的变化与其静态集电极电流水平存在直接关系，JFET漏极电 流的变化与处于零栅极-源极电压的漏极电流IDSS成正比，与其通道夹断电压VP的平方成反 比，参数为几何参数，取决于过程。通常,用于仪表放大器和运算放大器输入级的JFET偏 置时的静态电流约0.5?IDSS。因此,JFET漏极电流的变化与其静态漏极电流无关,所以也和工 . 作点无关。 图2所示为BJT和FET之间二阶整流直流项的定量比较。本例中，双极性晶体管具有576 m2 的单位发射面积，相对于用于20 A IDSS和2 V夹断电压的单位面积JFET。每个器件都在10 A 条件下偏置，工作温度TA = 25°C。图2：BJT与JFET相对灵敏度比较在相同的静态电流水平下，双极性晶体管中集电极电流的变化比JFET漏极电流的变化约 大1500倍，这一结论非常重要。这就可以解释为什么FET输入放大器表现出的灵敏度小于 大幅度HF激励。因此，它们可以提供更多RFI整流抗扰度。 根据上述内容，可以作出如下总结：由于用户几乎无法查看放大器的内部电路，防止因 RFI导致IC电路性能下降对IC外部电路而言就显得尤为重要。20Page 4 of 10MT-096上述分析表明，无论采用哪种类型的放大器，RFI整流都与干扰信号幅度的平方成正比。 因此，为了尽可能减少精密放大器中的RFI整流，必须在输入级之前减少或消除干扰电 平。减少或消除干扰噪声的最直接方法是适当滤波。 减少运算放大器和仪表放大器电路中的RFI整流 EMI和RFI会严重影响高精度模拟电路的直流性能。由于带宽相对较低，精密运算放大器 和仪表放大器不会精确放大MHz范围内的RF信号。但是，如果这些带外信号能够通过精 密放大器的输入、输出或电源引脚耦合至精密放大器，这些信号就会通过各种放大器结 点进行内部整流，并最终在输出端导致不必要的直流失调。之前关于该现象的理论探讨 已经说明其基本机制。下一步要介绍合适的滤波如何减少或消除这些误差。 合适的电源去耦可以将IC电源引脚上的RFI降至最低。放大器输入和输出还需要在器件级 进一步探讨。此时，假定系统级EMI/RFI方法已经实现，如紧凑的RFI外形、正确接地的 屏蔽层、电源轨滤波等。这些后续步骤可视为电路级EMI/RFI防护。 运算放大器输入 防止输入级整流的最佳方法是采用靠近运算放大器输入的低通滤波器，如图3所示。R1 = 2R R2 = 2R R3 R1 = R + C _ C _ + R3 R2 EMI FILTER BANDWIDTH = & 100× SIGNAL BANDWIDTH 1 2π R C图3：用于运算放大器电路的简单EMI/RFI噪声滤波器在左侧示意图的反相运算放大器中，滤波器电容C位于等值电阻R1-R2之间。由此可以得 出简单的转折频率表达式，如图所示。在极低频率或直流情况下，电路的闭环增益为 CR3/(R1+R2)。注意，C不能直接连接至运算放大器的反相输入，否则会产生不稳定性。 所选的滤波器带宽至少为信号带宽的100倍，以便将信号损失降至最低。Page 5 of 1021MT-096在右侧示意图的同相运算放大器中，电容C可以直接连接至运算放大器输入，阻值为“R” 的输入电阻会和反相运算放大器产生相同的转折频率。两种情况下都应采用低电感芯片 式电容，如NP0陶瓷电容。电容在任何情况下都不应出现损耗或电压系数问题，因此只能 选用上述NP0陶瓷电容或薄膜型电容。 需要注意的是，可以用铁氧体磁珠代替R1，但是，铁氧体磁珠阻抗无法精确控制，一般 不超过100 (10 MHz至100 MHz时)。因此，需要采用容值较大的电容来衰减低频。 仪表放大器输入 由于存在共模(CM)EMI/RFI，精密仪表放大器对直流失调误差尤为敏感。这和运算放大 器中存在的问题很像。而且，和运算放大器相比，采用低功耗仪表放大器时，EMI/RFI灵 敏度问题尤为严重。 图4所示为仪表放大器器件级应用正确的通用滤波方法。实际上，该电路中的仪表放大器 可以采用各种器件中的任何一种。仪表放大器之前相对复杂的平衡RC滤波器可以处理所 有的高频滤波。仪表放大器可以通过其增益设置电阻，针对应用所需的增益进行编程(图 中未显示)。R1 + C1 VIN R2 C2 _ C3 IN-AMP VOUTC1?C2 τDIFF = (R1 + R2) C1 + C2 τCM = R1 C1 = R2 C2 τDIFF && τCM+ C3R1 C1 = R2 C2 R1 = R2 SHOULD BE 1% RESISTORS C1 = C2 SHOULD BE ≤ 5% CAPACITORS 1 DIFFERENTIAL = FILTER BANDWIDTH 2π (R1 + R2)C1?C2 C1 + C2 + C3图4：仪表放大器通用共模/差模RC EMI/RFI滤波器22Page 6 of 10MT-096注意，在滤波器中，共模(R1-C1和R2-C2)和差模(DM)信号(R1+R2，以及C3 || 串联的C1-C2)均 受到完全平衡的滤波。如果R1-R2和C1-C2匹配不佳，VIN的部分输入共模信号就会转换为 仪表放大器输入端的差模信号。因此，C1和C2相互间至少有5%匹配。R1和R2应为1%金 属薄膜电阻，以利于匹配。假定从VIN端获得的源阻抗相对R1-R2较低，且能够匹配。在 这种滤波器中，所选的C3应远大于C1或C2(C3 ≥ C1、C2)，以便抑制由于R1-C1和R2-C2时 间常数不匹配引起共模(CM)-差模(DM)转换，从而导致的杂散差分信号。 整体滤波器带宽应至少为输入信号带宽的100倍。实际上，滤波器元件应对称安装在具有 大面积接地层的PC电路板上，而且必须靠近仪表放大器输入端，以便实现最佳性能。 图5所示为该滤波器系列，适合各种不同的仪表放大器。RC元件应按照表中要求，根据不 同的仪表放大器量身定制。选择这些滤波器元件是为了使低EMI/RFI灵敏度和低噪声增加 量达到适度平衡(与无滤波器的相关仪表放大器相比)。50? SINEWAVE SOURCERF CM test DC - 20MHz 1V p-p R1+RGC1 VIN R2 U1 R1/R2 1% C2_C3U1VOUTC1/C2 ≤ 5% 1nF 1nF 1nFC3 10% 47nF 22nF 22nFAD620/621/622 4.02k AD623 10k AD627 20k图5：适用于AD620系列、AD623、AD627和其它仪表放大器的灵活 共模和差模RC EMI/RFI滤波器为了测试配置的EMI/RFI灵敏度，可以向输入电阻施加1 Vp-p的共模信号，如图所示。采 用常用的仪表放大器(如AD620)，在增益为1000的条件下工作时，获得的最大RTI输入失 调电压偏移在20 MHz范围内为1.5 V。在AD620滤波器示例中，差分带宽约为400 Hz。 共模扼流圈提供简单的单器件EMI/RFI保护，可以替代无源RC滤波器，如图6所示。Page 7 of 1023MT-09650? SINEWAVE SOURCE RF CM test DC - 20MHz 1V p-p RG + VIN AD620 AD621 AD622 _ COMMON MODE CHOKE: PULSE ENGINEERING B4001
VOUT图6：为简明起见，以及实现最低噪声EMI/RFI滤波操作，共模扼流圈适用于 AD620系列仪表放大器除了采用的元件数量较少以外，通过电阻的消除作用，基于扼流圈的滤波器还具有低噪 声。但是，选择合适的共模扼流圈至关重要。图6所示电路中采用的扼流圈是Pulse Engineering B4001。从DC至20 MHz(G = 1000)测得的最大RTI失调偏移为4.5 V。可以采用现成的扼流 圈(如B4001)，也可以另行制造。绕组的平衡非常重要，因此，建议采用双线绕组。当 然，磁芯材料必须能够在预期频带内工作。注意，和图5中的RC滤波器系列不同，只采用 扼流圈的滤波器无法提供差分滤波。通过增加图5所示的R1-C3-R2连接，可以在扼流圈后 采用第二级设置选择增加差模滤波。 欲了解关于仪表放大器EMI/RFI滤波的更多信息，请参见参考文献1-9。 放大器输出和EMI/RFI 除了对输入和电源引脚进行滤波外，还需要防止放大器输出受到EMI/RFI的影响，在需要 驱动用作天线的较长电缆时尤其必须注意。从输出线路收到的RF信号可以耦合回其受到 整流的放大器输入端，并以失调偏移的形式再次出现在输出端。 电阻和/或铁氧体磁珠(或两者)与输出串联后，即构成最简单廉价的输出滤波器，如图7 (上方电路)所示。 增加图7所示的电阻-电容-电阻“T”型电路(下方电路)后，可以改进该滤波器，只会略微变 得复杂一些。输出电阻和电容会使大部分高频能量移出放大器，使该配置即使在低功耗 有源器件中也同样适用。当然，必须仔细选择滤波器元件的时间常数，将所需输出信号 下降程度降至最低。 24Page 8 of 10MT-096本例中，所选的RC元件约为3 MHz信号带宽，适用于仪器仪表或其他低带宽级应用。R1 100? AMP VOUTRESISTOR or FERRITE BEAD (or BOTH)R1 100? AMPR2 100? VOUT C 1nF RC “T” FILTER图7：应防止运算放大器和仪表放大器输出受到EMI/RFI的影响，尤其在驱动 长电缆的情况下Page 9 of 1025MT-096参考文献：1. James Wong, Joe Buxton, Adolfo Garcia, James Bryant, &Filtering and Protection Against EMI/RFI& and &Input Stage RFI Rectification Sensitivity&, Chapter 1, pg. 21-55 of Systems Application Guide, 1993, Analog Devices, Inc., Norwood, MA, ISBN 0--3. Adolfo Garcia, &EMI/RFI Considerations&, Chapter 7, pg 69-88 of High Speed Design Techniques, 1996, Analog Devices, Inc., Norwood, MA, 1993, ISBN 0--6. Walt Kester, Walt Jung, Chuck Kitchen, &Preventing RFI Rectification&, Chapter 10, pg 10.39-10.43 of Practical Design Techniques for Sensor Signal Conditioning, Analog Devices, Inc., Norwood, MA, 1999, ISBN 0--6. Charles Kitchin and Lew Counts, A Designer's Guide to Instrumentation Amplifiers, 3rd Edition, Analog Devices, 2006. B4001 and B4003 common-mode chokes, Pulse Engineering, Inc., 12220 World Trade Drive, San Diego, CA, 94-8100,
Understanding Common Mode Noise, Pulse Engineering, Inc., 12220 World Trade Drive, San Diego, CA, 94-8100,
Hank Zumbahlen, Basic Linear Design, Analog Devices, 2006, ISBN: 0--1. Also available as Linear Circuit Design Handbook, Elsevier-Newnes, 2008, ISBN-10: , ISBN-13: 4. Chapter 12 Walt Kester, Analog-Digital Conversion, Analog Devices, 2004, ISBN 0--3, Chapter 9. Also available as The Data Conversion Handbook, Elsevier/Newnes, 2005, ISBN 0-, Chapter 9. Walter G. Jung, Op Amp Applications, Analog Devices, 2002, ISBN 0--5, Chapter 7. Also available as Op Amp Applications Handbook, Elsevier/Newnes, 2005, ISBN 0-. Chapter 7.2. 3.4. 5. 6. 7.8. 9.Copyright 2009, Analog Devices, Inc. All rights reserved. Analog Devices assumes no responsibility for customer product design or the use or application of customers’ products or for any infringements of patents or rights of others which may result from Analog Devices assistance. All trademarks and logos are property of their respective holders. Information furnished by Analog Devices applications and development tools engineers is believed to be accurate and reliable, however no responsibility is assumed by Analog Devices regarding technical accuracy and topicality of the content provided in Analog Devices Tutorials.26Page 10 of 10MT-098 指南低电压逻辑接口简介 在近20年的时间中，数字电路的标准VDD一直是5 V。之所以使用这一电平，是因为双极性 晶体管技术要求5 V的电压来提供正常工作所需要的裕量。然而，在20世纪80年代末，互补 金属氧化物半导体(CMOS)成为了数字IC设计的标准。该工艺虽然不要求一定和TTL电路 采用同样的电平，但是，业内仍然采用了5 V TTL标准的逻辑阈值电平，以维持与老系统的 兼容性(参考文献1)。 目前，对更快、更小、成本更低的产品的旺盛需求推动着降低电源电压这一革命性的发展 趋势。在这种需求的推动下，硅尺寸从20世纪80年代初的2 m减小到0.90 nm和45 nm，这 种小尺寸的硅被广泛用于当今的最新FPGA、微处理器和DSP设计当中。随着器件尺寸的 不断缩小，实现器件最佳性能的电压也降至了5 V以下。这体现在当今的FPGA、微处理器 和DSP之中，其最佳内核工作电压最低达1 V或者更低。 对低电压DSP的强烈兴趣十分清楚地体现在了5 V和3.3 V器件的销量变化中。3.3 V DSP的销 售增长速度达DSP市场中所有其他器件的两倍以上(所有DSP器件的销量增长速度为30%， 3.3 V器件则超过了70%)。在大批量/高增长便携式市场对具有低电压DSP全部特性的信号处 理器的需求保持高速增长的背景下，这一趋势将继续下去。 一方面，低电压IC的工作在低功耗模式下，有利于缩小芯片面积，提高速度。另一方面， 低电压IC必须与其他IC连接，而这些IC却工作于更大的VDD电源电压，因而会导致接口兼 容性问题。尽管更低的工作电压意味着更小的信号摆幅、更小的开关噪声，从而低电源电 压IC的噪声裕量也更低。 2.5 V器件之所以大行其道，其部分原因在于，它们支持2个AA碱性电池供电。图1展示了AA 电池在各种负载条件下的典型放电特性(参考文献2)。请注意，在15 mA的负载电流下，电 压可以维持在+1.25 V以上(两节电池串联则为2.5 V)近100小时。因此，可以在2.5 V ±10% (2.25 V - 2.75 V)的电源电压下有效地进行低功耗工作的IC对于便携式设计十分有用。Rev.0, 01/09, WKPage 1 of 1427MT-098VOLTAGE (V)1.25SERVICE HOURS Courtesy: Duracell, Inc., Berkshire Corporate Park, Bethel, CT 06801 图1：金霸王MN1500 &AA&碱性电池的放电特性为了了解工作于不同VDD电源电压下的IC接口兼容性的问题，不妨先看看典型CMOS逻辑 级的结构，如图2所示。VDD High = “1” VIH MIN INPUTVDDVDDPMOSVDD High = “1” VOH MIN OUTPUTPREDRIVER LOGICNMOSVIL MAX 0VLow = “0”Low = “0”VOL MAX 0VVIL MAX = Maximum Allowable Input Low Logic Level VIH MIN = Minimum Allowable Input High Logic Level VOL MAX = Maximum Allowable Output Low Logic Level VOH MIN = Minimum Allowable Output High Logic Level图2：典型CMOS IC输出驱动器的配置28Page 2 of 14MT-098注意，输出驱动器级由一个PMOS和一个NMOS晶体管构成。当输出为高时，PMOS晶体 管通过低导通电阻(RON)把输出连接至+VDD电源，NMOS晶体管关闭。当输出为低时， NMOS晶体管通过导通电阻把输出连接至地，PMOS晶体管关闭。CMOS输出级的RON在5 至50 之间不等，具体取决于晶体管的尺寸，而尺寸又决定着输出电流驱动能力。 典型逻辑IC的电源和地是分离于输出驱动器和电路其余部分之间的(包括前置驱动器)。这 是为了维持干净的电源，以减少噪声和地反弹对I/O电平的影响。这一点越来越重要，因 为在I/O驱动器规格中，尤其是在低电压下，增加容差和顺度是至关重要的。 图2同时展示了决定着产生有效高逻辑电平或低逻辑电平所需要的最低和最高输入和输出 电压的“条形”。注意，对于CMOS逻辑来说，实际输出逻辑电平取决于晶体管的驱动电流 和和RON。对于轻负载，输出逻辑电平非常接近0 V和+VDD。另一方面，输入逻辑阈值取 决于IC的输入电路。 “输入”条中有三个部分。最下面的部分展示的是被理解为逻辑低电平的输入范围。对于5 V TTL，该范围在0 V和0.8 V之间。中间部分为被理解为既不是逻辑低电平也不是逻辑高电 平的输入电压范围。最上面的部分展示的是被理解为逻辑高电平的输入范围。对于5 V TTL， 该范围为2 V至5 V。 类似地，“输出”条中也有三个部分。最下面的范围表示逻辑低电平输出的容许电压。对于 5 V TTL，IC必须输出0 V至0.4 V的电压。中间部分所示电压范围不是有效的高电平或低电 平――除非在电平之间过渡时，否则器件不得发送处于该部分的电平。最上面的范围表示 逻辑高电平输出信号的容许电压范围。对于5 V TTL，该电压在2.4 V和5 V之间。图表中并 未反映逻辑标准输入允许的10%过冲/下冲容差。 图3总结了基于这些定义的现有逻辑标准。注意，经典CMOS逻辑(如4000系列)的输入阈值 定义为0.3 VDD和0.7 VDD。然而，目前使用的多数CMOS逻辑电路兼容TTL和LVTTL电平，它们是目前DSP的主流5 V和3.3 V工作电压标准。注意，5 V TTL和3.3 V LVTTL输入和输出 阈值电压是相同的。其差异体现在容许高电平的上限方面。Page 3 of 1429MT-0985V CMOSVCC = 4.5V-5.5V VCC = 4.5V-5.5VTTLVOH = 4.44VMODERN 5V OR 3.3VCMOS LOGIC ICs ARE TTL OR LVTTL COMPATIBLELVTTLVIH = 0.7 VCCVCC = 2.7V-3.6V EIA/JEDEC 8-52.5VVCC = 2.3V-2.7V EIA/JEDEC 8-51.8VVCC = 1.65V-1.95V EIA/JEDEC 8-7VTH = 0.5 VCC VIL = 0.3 VCCVOH = 2.4V VIH = 2.0V VTH = 1.5V VIL = 0.8VVOH = 2.4V VIH = 2.0V VTH = 1.5V VIL = 0.8V VOL = 0.4V VIH = 1.7VVOH = 2.0V VOH = VCC C 0.45V VIH = 0.65 VCC VIL = 0.7V VOL = 0.4V VIL = 0.35 VCC VOL = 0.45VVOL = 0.5VVOL = 0.4V图3：标准逻辑电平国际标准组织JEDEC(联合电子设备工程委员会)制定了2.5 V标准(JEDEC 8-5号标准)和1.8 V 标准(参考文献3)。还有众多其他低电压标准，比如GTL(射补收发器逻辑)、BTL(基架收发 器逻辑)、ECL(射极耦合逻辑)、PECL(正ECL逻辑)和LVDS。然而，多数这些标准都是针对 具体的应用市场，并非针对通用半导体系统。 从图3可以看出，对连接两个工作于不同标准的IC时可能存在的问题进行可视化是有可能 的。一个例子是把一个5 V TTL器件连接至一个3.3 V LVTTL IC。5 V TTL高电平超过了LVTTL 的处理能力(& 3.3 V)。这可能给LVTTL芯片造成永久性损坏。另一个可能的问题是在系统 中用2.5 V IC驱动5 V CMOS器件。来自2.5 V器件的逻辑高电平不足以达到5 V CMOS输入的 逻辑高电平的条件(VIH MIN = 3.5 V)。这些例子展示了两类潜在的逻辑电平兼容性问题―― 要么是用过高的电压驱动器件，要么驱动电压过低，达不到接收IC端的有效逻辑高电平的 要求。这些接口问题带来了两个重要的概念：电压容差和电压顺度。 电压容差和电压顺度 电压容差型器件的I/O引脚可以承受大于其V DD 的电压。例如，如果一个器件的V DD 为2.5 V，可以接受等于3.3 V的输入电压，并且其输出端可以承受3.3 V的电压，则称该2.5 V 器件的容差电压为3.3 V。输入电压容差的意义是显而易见的，但输出电压容差却需要稍加 说明。在高电平状态下，2.5 V CMOS驱动器输出的表现类似于连接至2.5 V电压的小电阻 (PMOS FET的RON)。显然，把该器件的输出直接连接到3.3 V的电压，过高的电流很可能会30Page 4 of 14MT-098损坏器件。然而，如果2.5 V器件有一个三态输出，连接着一个同样由3.3 V IC驱动的总线， 则其意义将更加明显。即使2.5 V IC处于关闭(第三态)条件，3.3 V IC也可驱动高于2.5 V的 总线电压，结果可能损坏2.5 V IC输出。 电压顺从型器件可以接收来自工作电压大于其自身VDD的器件的信号，也可把信号发送到 此类器件。例如，如果一个器件的VDD为2.5 V，并可向3.3 V器件发送信号或者从其接收信 号，则称该2.5器件的顺从电压为3.3 V。 5 V CMOS与3.3 V LVTTL器件之间的接口展现了电压容差的缺乏；LVTTL IC输入由5 V CMOS 器件输出过驱。2.5 V JEDEC与5 V CMOS器件之间的接口展示了电压顺度的缺乏；EDEC IC 的高输出电平不符合5 V CMOS器件的输入电平要求。 利用NMOS FET“总线开关”连接5V系统和3.3V系统 在连接工作于不同电压标准的IC时，我们往往被迫添加额外的分离式元件，以确保电压容 差和电压顺度。例如，为了在5 V和3.3 V逻辑之间实现电压容差，可以使用ADG3257一类 的总线开关电压转换器(另见参考文献4和5)。总线开关将限制应用于IC的电压。这是为了 避免应用大于接受器件容许范围的高输入电压。 举例来说，可以在5 V CMOS和3.3 V LVTTL IC之间放置一个总线开关，此时，这两种器件 就可以正常发送数据了，如图4所示。基本而言，总线开关是一种NMOS FET。如果将4.3 V 的电压置于FET的栅极上，则最大可通过信号为3.3 V(比栅极电压约低1 V)。如果输入和输 出均低于3.3 V，则NMOS FET将充当低电阻(RON ≈ 2 )。随着输入接近3.3 V，FET导通电 阻会增大，从而限制信号输出。ADG3257是一款四通道2:1 Mux/Demux总线开关，具有一 个栅极驱动使能引脚，如图4下半部分所示。ADG3257的VCC设置栅极驱动的高电平。Page 5 of 1431MT-098+ 3.3V BUS VCC = + 4.3V + 5V BUS≈ 0.7V0.1?F 3.3V LOGIC 5V LOGICNMOSRON = 2 ?&1& = DISABLE &0& = ENABLE0V / VCCADG3257 QUAD 2:1 MUX/DEMUX BUS SWITCH, 1nA TYPICAL CURRENT OPERATE WITH VCC = +4.3V FOR 5V/3.3V AND VCC = +3.3V FOR 3.3V/2.5V图4：采用NMOS FET的+5 V/+3.3 V 双向接口实现电压容差在5 V/3.3 V系统板上实现4.3 V电源电压的一种方式是在5 V电源和总线开关VCC之间放置一 个硅二极管，如图4所示。对于3.3 V/2.5 V应用，VCC引脚可以直接连接至+3.3 V电源。有些 总线开关设计用于直接工作于3.3 V或5 V的电源电压，并在内部产生内部栅极偏置电平。 在这种混合型逻辑设计中，总线开关可以消除电压容差问题。总线开关有一个便利的特 性，即它们是双向的；借助该特性，设计人员可以在两个IC之间放一个总线转换器，而无 需为输入和输出信号创建额外的路由逻辑。 总线开关会增加总功耗以及系统布局所需要的总面积。由于电压总线开关通常为CMOS电 路，因此，其额定功耗都很低。连续功耗增加部分的平均值为每个封装5 mW(10个开关)， 这与通过电路的信号频率无关。总线开关每个封装一般有8到20个I/O引脚，大约占用25至 50 mm2的电路板空间。 在电路中增加接口逻辑的一个顾虑是可能导致传播延迟增加。增加传播延迟可能给设计带 来诸多时序问题。总线开关的传播延迟值非常低。32Page 6 of 14MT-098实际上，总线开关不会增加传播延迟(ADG3257的典型值为0.1 ns)，只会增加在由理想电压 源驱动时的开关的典型RON以及负载电容的RC延迟。由于时间常数一般比典型驱动信号的 上升/下降时间要小得多，所以总线开关只会为系统增加极小的传播延迟。因此，低RON是 总线开关的关键特性，因为开关导通电阻和总线电容会形成一个单极滤波器，结果会增加 延迟、降低最大数据速率。ADG3257的典型导通电容为10 pF，再加上4 的RON，结果会产 生约90 ps的上升/下降时间。图5所示为ADG3257的导通电阻和5.5、5、4.5、3.3、3.0以及2.7 V 电源输入电压的函数关系。作为输入电压函数的最大导通电压如图6所示。VIN (V)VIN (V)图5：ADG3257总线开关导通电阻与输入电压的关系图6：ADG3257总线开关最大导通电压与输入电压的关系33Page 7 of 14MT-098ADG Mbps和933 Mbps工作频率下的眼图如图7所示。267ps / DIV.180ps / DIV.图7：622 Mbps和933 Mbps数据速率下的眼图3.3V/2.5V接口 图8展示了3.3 V至2.5 V逻辑接口的两种可能性。上部图示(A)展示的是直接连接模式。只要 2.5 V IC输入端的容差电压为3.3 V，则该模式有效。如果2.5 V IC不能承受3.3 V，则可使用 ADG3231一类的低电压总线开关。在多数情况下，3.3 V和2.5 V两种系统之间的连接可以是 双向的，即使2.5 V逻辑VOH的额定值与3.3V逻辑的VIH额定值都是+2.0 V(参见前面的图3)。 这一点需要进一步的讨论。+3.3V BUS +2.5V BUSA+3.3V LOGICDIRECT CONNECTION+2.5V LOGICOK IF 2.5V LOGIC IS 3.3V TOLERANT (3.6V MAX.) BIDIRECTIONAL (SEE TEXT)+3.3V BUSADG3257 OR ADG314x-SERIES+2.5V BUSB+3.3V LOGIC+2.5V LOGICBIDIRECTIONAL (SEE TEXT)图8：+3.3 V至+2.5 V接口34Page 8 of 14MT-098图9A所示为2.5 V和3.3 V逻辑之间的直接连接。为了使该连接有效，据JEDEC规范，2.5 V 输出的最小值不得低于2 V。当2.5 V输出端无负载时，3.3 V IC输入通过PMOS晶体管驱动 器的导通电阻直接连接至+2.5 V。这为2.5 V的额定电源电压提供了0.5 V的噪声裕量。然 而，2.5 V总线的容差允许其下降至2.3 V的最小值，此时，噪声裕量降至0.3 V。这在相对安 静的环境中可能仍然有效，但是，如果电源电压存在噪声，则可能有些牵强。 如图9B所示，增加一个1.6 k 上拉电阻，在3.3 V器件输入电流的作用下，可以确保2.5 V输 出不会降至2.5 V以下，但2.3 V电源的噪声裕量下降问题仍然存在。在50%的占空比下，电 阻给每个输出端增加约3.4 mW的功耗。 图9C展示了2.5 V和3.3 V逻辑之间更可靠的一种接口，其中使用了ADG3231一类的逻辑转换 器。这就解决了(A)和(B)两种情况下的全部噪声裕量问题，每个输出端只需大约2 A(最大 值)的功耗。+2.5V BUS +3.3V BUS DIRECT CONNECTION NEEDS +2V MIN. +3.3V LOGICA+2.5V LOGIC (+2.3V MIN.)+2.5V BUSB+2.5V LOGIC (+2.3V MIN.)PULL UP RESISTOR1.6k?+3.3V BUS +3.3V LOGIC3.4mW 50% D.C. LOGIC LEVEL TRANSLATOR+2.5V BUS+3.3V BUS +3.3V LOGICC+2.5V LOGIC (+2.3V MIN.)图9：+2.5V至+3.3V接口分析3.3V/2.5V、3.3V/1.8V、2.5V/1.8V接口 ADG3241、 ADG3242、 ADG3243、 ADG3245、 ADG3246、 ADG3247、 ADG3248和 ADG3249是针对3.3 V或2.5 V电源而优化过的低电压总线开关。该系列包括1位、2位、8位、10 位 和 双 通 道 8位 开 关 ， 全 部 都 是 双 端 口 开 关 。 ADG3241、 ADG3242、 ADG3245、 ADG3246、ADG3247和ADG3249具有2.5 V或1.8 V可选电平转换能力。该系列为3.3 /2.5 V、Page 9 of 1435MT-0983.3 /1.8 V和2.5 /1.8 V单向接口提供了一种快速的低功耗解决方案。图10所示ADG32xx系列 分别用作3.3 /1.8 V电平转换器和2.5 /1.8 V转换器。+3.3V BUS ADG324x-SERIES +1.8V BUSA+3.3V LOGIC +1.8V LOGIC UNIDIRECTIONAL+2.5V BUSADG324x-SERIES+1.8V BUSB+2.5V LOGIC +1.8V LOGIC UNIDIRECTIONAL图10：+3.3 V至+1.8 V、2.5 V至+1.8 V单向接口从1.8 V转换至2.5 V，从1.8 V转换至3.3 V(如前所述，有时是从2.5 V转换至3.3 V)要求使用类 似于图11所示ADG3231一类的逻辑转换器。两个电压总线的值可以为1.65 V和3.6 V之间的 任意值。ADG3231是一款采用SOT-23封装的单通道转换器，ADG3232是一款同样采用 SOT-23封装的2:1多路复用器/电平转换器。VCC1 BUS, +1.65V TO +3.6V VCC2 BUS, +1.65V TO +3.6VINPUT LOGICINPUT LOGIC THRESHOLD ADJUST CIRCUITSPREDRIVER LOGICPMOSOUTPUT LOGICNMOSADG3231 CHARACTERISTICS: Quiescent Current: 2?A max. SOT-23 Package 4ns Propagation Delay at +3.3V图11：ADG3231低电压逻辑电平转换器36Page 10 of 14MT-098ADG3233是一款采用亚微米工艺设计的旁路开关，可支持最低1.65 V的工作电压。该器件 可以保证在1.65 V至3.6 V的电源电压范围内正常工作，采用双电源电压，支持双向电平转 换，也就是将低电压转换为高电压，反之亦然。信号路径是单向的，也就是说数据只能从 A流向Y。这类器件可以用于要求旁路功能的应用之中。非常适合JTAG链中或者菊花链环 路中的旁路器件。一个开关可以用于一个器件或多个器件，从而轻松旁路链中的一个或多 个器件。这在测试JTAG链或菊花链应用中的器件时特别有用，用户不必更改特定器件的 设置，从而节省时间开销。 这款旁路开关采用所需引脚数量的两种最小封装。8引脚SOT-23封装仅需8.26 mm × 8.26 mm 电路板空间，而MSOP封装则占用大约15 mm × 15 mm电路板面积。图12所示为ADG3233的 功能框图。图12：ADG3233低电压1.65 V至3.6 V 逻辑电平转换器和旁路开关图13所示旁路开关用于正常模式。在该模式下，信号路径是从A1到Y1及从A2到Y2。该器 件将把应用到A1的信