quartus ii怎么破解？quartus ii 15安装+破解+激活详细图文教程
互联网 & 发布时间： 10:59:26 & 作者：佚名 &
Quartus II是一款专业的PLD/FPGA开发软件，该版本不仅增加了Spectra-Q引擎，针对Arria10以及未来的器件进行了优化，FPGA 设计效能实现了突破，有网友问小编如何安装quartus ii 15？如何破解quartus ii 15？如何激活quartus ii 15？本文带来相关教程供大家了解
Quartus II 15.0是Altera公司带来的专业的PLD/FPGA开发软件，该版本不仅增加了Spectra-Q引擎，针对Arria10以及未来的器件进行了优化，FPGA 设计效能实现了突破。还带了新的算法更新了TimeQuest时序分析器，时序分析速度提高了2倍，新的Spectra-Q引擎，进一步提高了下一代可编程器件的设计效能，并且利用新一代的设计空间管理器(DSE)针对用户界面更新了流程，通过工具指导用户的使用，部分网友朋友不清楚quartus ii怎么破解？quartus ii 15怎么激活？下面脚本之家的小编带来quartus ii 15安装+破解+激活详细图文教程，需要的朋友快来了解下吧。
软件名称：quartus ii(PLD/FPGA开发软件) 15.0.0.145 免费破解版(附注册机+破解激活教程) 软件大小：20.28GB更新时间：
Quartus II 15.0安装破解教程：
一、安装必须组件
1、QuartusSetup-15.0.0.145-windows.exe
2、QuartusHelpSetup-15.0.0.145-windows.exe
注安装后不要启动，弹出的启动界面时，选&Cancel&
1、解压开license.zip
2、运行里面的&QuartusCrack.exe&
3、点击查找，选择&C:\altera\15.0\quartus\bin64\gcl_afcq.dll&
4、点击下一步
5、点击完成
6、启动 &Quartus II 15.0 (64-bit)&（具体的路径：C:\altera\15.0\quartus\bin64\quartus.exe）
7、在&Evaluation Mode&界面选择&if you hava a valid license file, specify the location of your license file&，点击 ok
8、获取NIC ID，如我的是：afa , afe ,
9、将解压开的&license.dat&拷贝一份到 &C:\altera\15.0\licenses\license.dat&，&修改其中的三处 XXXXXXXXXXXX 为自己的 NIC ID，（注意格式：如我的是 &afa afe &，包括引号，中间用空格分隔）
10、选择 &C:\altera\15.0\licenses\license.dat&，点击 OK
三、安装器件库
1、运行&系统开发菜单&-&所有应用-&Altera 15.0.0.145-&Quartus II 15.0 Device Installer
2、选择刚才下载的器件库所在的目录，点击 next；
3、选择所有的复选框，点击next便开始了安装
四、安装扩展包
由于扩展包主要是 exe 可执行程序，所以安装起来也比较的简单
五、选装组件-扩展包可以安装一些扩展功能包选装组件：
1、DSP Builder（是MATLAB的插件，可以不装，主要用于信号处理类产品开发）57MB DSPBuilderSetup-15.0.0.145-windows.exe&
2、SOC（必须装才能开发集成高性能硬核Cortex-A的SOC FPGA，内含全世界最厉害的ARM开发工具，来自ARM公司的DS-5安装包）2.2GB SoCEDSSetup-15.0.0.145-windows.exe&
3、JNEye（可以不装，用于FPGA高速收发器的PCB级的仿真和分析，不用FPGA的高速收发器，就不用安装这个工具）1.1GB JNEyeSetup-15.0.0.145-windows.exe&
4、Altera OpenCL（用C语言开发FPGA的工具，可以不装，主要用于信号处理和科学计算类产品开发） & & &
① Altera SDK for OpenCL 192MB AOCLSetup-15.0.0.145-windows.exe & & & & &
② Altera Runtime Environment for OpenCL Linux x86-64 RPM 612KB &aocl-rte-15.0.0-1.x86_64.rpm & & & &&
③ Altera Runtime Environment for OpenCL Linux PowerPC RPM 480KB aocl-rte-15.0.0-1.ppc64.rpm & & & & &
④ Altera Runtime Environment for OpenCL Linux Cyclone V SoC TGZ 706KB aocl-rte-15.0.0-1.arm32.tgz & & & & &
⑤ Altera Runtime Environment for OpenCL Windows x86-64 8.9MB aocl-rte-15.0.0.145-windows.exe & & &
5、ModelSim AE（可以不装AE版，推荐更好的ModelSim SE版，可去Mentor官方网站下载软件对应的SE版本10.3d再去eetop论坛下载Crack，SE的破解器也可以用在AE上）1.1GB ModelSimSetup-15.0.0.145-windows.exe&
6、Quartus II Programmer（建议工厂烧写流水线上安装，普通开发者不要安装，因为Quartus II已经集成了此工具） 607MB QuartusProgrammerSetup-15.0.0.145-windows.exe
六、器件库下载地址
不用全装，用哪个系列的器件就安装哪个系列的器件库
Quartus II 15.0功能介绍：
Quartus II是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。
目前Altera已经停止了对Maxplus II的更新支持，Quartus II与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II友好的图形界面及简便的使用方法。
Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：
1、可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件;
2、芯片(电路)平面布局连线编辑;
3、LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块;
4、功能强大的逻辑综合工具;
5、完备的电路功能仿真与时序逻辑仿真工具;定时/时序分析与关键路径延时分析;可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析;
6、支持软件源文件的添加和创建，并将它们链接起来生成编程文件;
7、使用组合编译方式可一次完成整体设计流程;
8、自动定位编译错误;
9、高效的期间编程与验证工具;
10、可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件;
11、能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。
Quartus II 15.0新版本介绍：
Quartus II 15.0设计软件的核心是新的Spectra-Q引擎，它进一步提高了下一代可编程器件的设计效能。Spectra-Q 引擎包括更快、扩展性更好的算法，以及新的分层基础数据库和新的统一编译器技术。Spectra-Q 引擎支持新工具和设计流程的开发，进一步扩展了Quartus II 15.0软件的领先优势，它具有以下特性：
&使用改进后的算法、渐进式优化以及分布式编译功能，编译时间缩短了 8 倍
&在设计开始时建立合法引脚输出，I/O 设计加快了 10 倍
&提高了设计抽象级，设计输入加快了 5 倍
1、采用 Spectra-Q 引擎提高您的设计效能
了解新引擎怎样减少设计迭代和编译，改变了 FPGA 设计效能的未来。
2、背景知识
现在可以 下载 新的背景知识，了解 Spectra-Q& 引擎的详细信息。了解新引擎怎样在设计规划和实施的所有阶段提供了更多的控制功能和预测功能。您还将了解到 Spectra-Q 不仅缩短了编译时间，而且还减少了设计迭代的总次数，因此成功的解决了设计效能问题。
3、更短的编译时间
Spectra-Q 具有以下特性，编译时间和设计迭代速度提高了 8 倍，促进产品更迅速面市：
&利用当今的多核工作站，算法速度更快 (综合、布局、布线、时序分析，以及物理综合)
&渐进式流程支持设计人员重新进入编译阶段，逐步优化各个设计部分，显著缩短了设计迭代时间
&快速重新编译特性重新使用了综合和布局布线信息，流畅的处理小的渐进式设计修改，预综合 HDL 修改的编译速度提高了 3 倍，后适配 SignalTap& II 逻辑分析器修改的编译速度提高了4倍
&分布式编译支持您对设计进行划分，在服务器群的多台计算机上进行并行编译，极大的缩短了编译总时间
4、更少的设计迭代
Spectra-Q 引擎所含有的工具和功能减少了完成 FPGA 和 SoC 设计所需的设计迭代次数。
&BluePrint 平台设计者 & BluePrint 平台设计者利用 Spectra-Q 新引擎来探查器件外设体系结构，高效的分配接口。BluePrint 实时进行适配以及合法检查，防止了非法引脚分配，避免了复杂的错误消息，也不需要等待全编译，I/O 设计速度提高了 10 倍。详细了解&使用 BluePrint 平台设计者 加速您的 I/O 设计。
&混合布局器 & Spectra-Q 引擎还支持混合布局新特性，使用了先进的布局算法加速逻辑总体布局。混合布放器结合分析和高级退火技术，提高了结果质量，降低了种子噪声，从而加速了时序收敛。
5、更快的设计输入
还为硬件、软件和数字信号处理 (DSP) 设计人员提供了 Spectra-Q 引擎快速跟踪设计输入功能。通过多个设计输入方法，设计人员采用自己喜欢的设计环境，更高效的针对 FPGA 进行设计：
&基于 C 或者 C++ & Spectra-Q 引擎支持为高级综合提供的 A++ 新编译器，从 C 或者 C++ 语言中建立知识产权 (IP) 内核，通过快速仿真和 IP 生成功能大幅度提高了效能。
&基于 C (OpenCL) & 软件开发人员可以使用熟悉的基于C的设计流程和 面向 OpenCL 的 英特尔& SDK。SDK 提供软件编程模型，抽象出传统的 FPGA 硬件设计流程。
&基于模型 & DSP Builder 工具 支持基于模型的设计流程：您直接在 Simulink 软件中，从您的 DSP 算法中生成 HDL。
&基于 RTL & Quartus Prime 软件支持所有标准语言，包括 SystemVerilog 和 VHDL-2008。
6、为 Stratix 10 FPGA 和 SoC 提供 Spectra-Q 引擎
Stratix 10 FPGA 和 SoC 等下一代具有数百万逻辑单元 (LE) 的器件的 FPGA 设计软件需要新方法。Spectra-Q 引擎为 Quartus Prime 软件提供支持，提高 Stratix 10 器件的 设计效能，促进产品及时面市。
Stratix 10 FPGA 和 SoC 硬件实现了创新，特别是其灵活的模块化体系结构，满足了真正的分层设计需求。与 Spectra-Q 引擎一起优化而显著提高效能的关键特性包括：
&新的 HyperFlex 内核体系结构，互联结构上遍布寄存器，性能比前几代 FPGA 提高了 2 倍
&可编程时钟树综合
&采用基于扇区的方法对器件进行配置
&Spectra-Q 引擎发挥这种灵活性和模块化的优势，极大的减少了设计迭代次数，增强了设计重用，方便了体系结构探查和规划。
7、使用Spectra-Q硬划分进行IP集成演示
Spectra-Q引擎为IP重用提供了强大的新功能。例如，FPGA含有高速I/O接口，以极高的数据速率向FPGA架构传送数据。如果I/O至架构传送时序能够成功的收敛，作为单独的数据库&&&硬划分&存储，那么将有利于缩短产品面市时间。这一数据库保持不变，而FPGA架构中设计的其他部分进行综合、布局和布线的多次修订。下面的视频演示了怎样在Quartus Prime Pro版软件中作为设计硬划分来建立并重用I/O至架构传送，该版软件是由Spectra-Q引擎支持的。
以上就是对quartus ii 15安装+破解+激活详细图文教程全面内容的介绍，相信通过本教程大家对quartus ii破解能够更好的使用，更多内容请继续继续关注脚本之家网站!
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ALtera Quartus II 原理图设计方法
&&使用quartus II 原理图设计方法,只需将原理图替换为VHDL文件,即可使用VHDL设计电路
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Quartus II常见错误
1.Found clock-sensitive change during active clock edge at time &time& on register &&name&& &&　　原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。 &&　　措施：编辑vector source file &&　　2.Verilog HDL assignment warning at &location&: truncated with size &number& to match size of target (&number& &&　　原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]而默认为32位,将位数裁定到合适的大小 &&　　措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数 &&　　3.All reachable assignments to data_out(10) assign '0', register removed by optimization &&　　原因:经过综合器优化后，输出端口已经不起作用了 &&　　4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results &&　　原因:第9脚，空或接地或接上了电源 &&　　措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。&&　　如果你的设计中这些端口就是这样用的，那便可以不理会这些warning &&　　5.Found pins ing as undefined clocks and/or memory enables &&　　原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。 &&　　措施:如果clk不是时钟，可以加“not clock”的约束；如果是，可以在clock setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assignments&Timing analysis settings...&Individual clocks...&... &&　　6.Timing characteristics of device EPM570T144C5 are preliminary &&　　原因:因为MAXII 是比較新的元件在 QuartusII 中的時序并不是正式版的,要等 Service Pack &&　　措施:只影响 Quartus 的 Waveform &&　　7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled &&　　措施:将setting中的timing Requirements&Option--&More Timing Setting--&setting--&Enable Clock Latency中的on改成OFF &&　　8.Found clock high time violation at 14.8 ns on register &|counter|lpm_counter:count1_rtl_0|dffs[11]& &&　　原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold时间 &&　　措施:在中间加个寄存器可能可以解决问题 &&　　9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay &&　　原因:时钟抖动大于数据延时,当时钟很快，而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现 &&　　措施：setting--&timing Requirements&Options--&Default required fmax 改小一些，如改到50MHZ &&　　10.Design contains &number& input pin(s) that do not drive logic &&　　原因:输入引脚没有驱动逻辑(驱动其他引脚）,所有的输入引脚需要有输入逻辑 &&　　措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动. &&　　11.Warning：Found clock high time violation at 8.9ns on node 'TEST3.CLK' &&　　原因：FF中输入的PLS的保持时间过短 &&　　措施：在FF中设置较高的时钟频率 &&　　12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew &&　　原因:如果你用的 CPLD 只有一组全局时钟时，用全局时钟分频产生的另一个时钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW)。会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。 &&　　措施:如果用有两组以上全局时钟的 FPGA 芯片，可以把第二个全局时钟作为另一个时钟用，可以解决这个问题。 &&　　13.Critical Warning: Timing requirements were not met. See Report window for details. &&　　原因：时序要求未满足， &&　　措施：双击Compilation Report--&Time Analyzer--&红色部分（如clock setup:'clk'等）--&左键单击list path,查看fmax的SLACK REPORT再根据提示解决,有可能是程序的算法问题 &&　　14.Can't achieve minimum setup and hold requirement &text& along &number& path(s). See Report window for details. &&　　原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关,一般是由于多时钟引起的 &&　　措施：利用Compilation Report--&Time Analyzer--&红色部分（如clock hold:'clk'等），在slack中观察是hold time为负值还是setup time 为负值，然后在：Assignment--&Assignment Editor--&To中增加时钟名(from node finder)，Assignment Name中增加 多时钟有关的Multicycle 和Multicycle Hold选项，如hold time为负，可使Multicycle hold的值&multicycle,如设为2和1。 &&　　15: Can't analyze file -- file E://quartusii/*/*.v is missing &&　　原因：试图编译一个不存在的文件，该文件可能被改名或者删除了 &&　　措施：不管他，没什么影响 &&　　16.Warning: Can't find signal in vector source file for input pin |whole|clk10m &&　　原因：因为你的波形仿真文件（ vector source file ）中并没有把所有的输入&&　　信号(input pin)加进去，对于每一个输入都需要有激励源的 &&　　17.Error: Can't name logic scfifo0 of instance &inst& -- has same name as current design file &&　　原因：模块的名字和project的名字重名了 &&　　措施：把两个名字之一改一下，一般改模块的名字 &&　　18.Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0 &&　　原因：模块不是在本项目生成的，而是直接copy了别的项目的原理图和源程序而生成的，而不是用QUARTUS将文件添加进本项目 &&　　措施：无须理会，不影响使用 &&　　19.Timing characteristics of device &name& are preliminary &&　　原因：目前版本的QuartusII只对该器件提供初步的时序特征分析 &&　　措施：如果坚持用目前的器件，无须理会该警告。关于进一步的时序特征分析会在后续版本的Quartus得到完善。 &&　　20.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family &&　　原因：用analyze_latches_as_synchronous_elements setting可以让Quaruts II来分析同步锁存，但目前的器件不支持这个特性 &&　　措施：无须理会。时序分析可能将锁存器分析成回路。但并不一定分析正确。其后果可能会导致显示提醒用户：改变设计来消除锁 存器 &&　　21.Warning:Found xx output pins without output pin load capacitance assignment（网友：gucheng82提供） &&　　原因：没有给输出管教指定负载电容 &&　　措施：该功能用于估算TCO和功耗，可以不理会，也可以在Assignment Editor中为相应的输出管脚指定负载电容，以消除警告 &&　　22.Warning: Found 6 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew &&　　原因：使用了行波时钟或门控时钟，把触发器的输出当时钟用就会报行波时钟，将组合逻辑的输出当时钟用就会报门控时钟 &&　　措施：不要把触发器的输出当时钟，不要将组合逻辑的输出当时钟，如果本身如此设计，则无须理会该警告 &&　　23.Warning (10268): Verilog HDL information at lcd7106.v(63): Always Construct contains both blocking and non-blocking assignments &&　　原因： 一个always模块中同时有阻塞和非阻塞的赋值&&１Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity list&&　　----没把singal放到process（）中&&　　2 Warning: Found pins ing as undefined clocks and/or memory enablesInfo: Assuming node CLK is an undefined clock&&　　-=-----可能是说设计中产生的触发器没有使能端&&　　3 Error: VHDL Interface Declaration error in clk_gen.vhd(29): interface object &clk_scan& of mode out cannot be read. Change object mode to buffer or inout.&&　　 ------信号类型设置不对，out当作buffer来定义&&　　4 Error: Node instance &clk_gen1& instantiates undefined entity &clk_gen&&&　　 -------引用的例化元件未定义实体－－entity &clk_gen&&&　　5 Warning: Found 2 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew&&　　Info: Detected ripple clock &clk_gen:clk_gen1|clk_incr& as buffer&&　　 Info: Detected ripple clock &clk_gen:clk_gen1|clk_scan& as buffer&&　　6 Warning: VHDL Process Statement warning at ledmux.vhd(15): signal or variable &dataout& may not be assigned a new in every possible path through the Process 　　　Statement. Signal or variable &dataout& holds its previous in every path with no new assignment, which may create a combinational loop in the current design.&&　　7 Warning: VHDL Process Statement warning at divider_10.vhd(17): signal &cnt& is read inside the Process Statement but isn't in the Process Statement's sensivitity list&&　　 -----缺少敏感信号&&　　8 Warning: No clock transition on &counter_bcd7:counter_counter_clk|q_sig[3]& register&&　　9 Warning: Reduced register &counter_bcd7:counter_counter_clk|q_sig[3]& with stuck clock port to stuck GND&&　　10 Warning: Circuit may not operate. Detected 1 non-operational path(s) clocked by clock &class[1]& with clock skew larger than data delay. See Compilation Report for details.&&　　11 Warning: Circuit may not operate. Detected 1 non-operational path(s) clocked by clock &sign& with clock skew larger than data delay. See Compilation Report for details.&&　　12 Error: VHDL error at counter_clk.vhd(90): actual port &class& of mode &in& cannot be associated with formal port &class& of mode &out&&&　　------两者不能连接起来&&　　13 Warning: Ignored node in vector source file. Can't find corresponding node name &class_sig[2]& in design.&&　　------没有编写testbench文件，或者没有编辑输入变量的值 testbench里是元件申明和映射&&　　14 Error: VHDL Binding Indication error at freqdetect_top.vhd(19): port &class& in design entity does not have std_logic_vector type that is specified for the same generic in the associated component&&　　 ---在相关的元件里没有当前文件所定义的类型&&　　15 Error: VHDL error at tongbu.vhd(16): can't infer register for signal &gate& because signal does not hold its outside clock edge&&　　16 Warning: Found clock high time violation at 1000.0 ns on register &|fcounter|lpm_counter:temp_rtl_0|dffs[4]&&&　　17 Warning: Compiler packed, optimized or synthesized away node &temp[19]&. Ignored vector source file node.&&　　---&temp[19]&被优化掉了&&　　18 Warning: Reduced register &gate~reg0& with stuck data_in port to stuck GND&&　　19 Warning: Design contains 2 input pin(s) that do not drive logic&&　　 Warning: No output dependent on input pin &clk&&&　　 Warning: No output dependent on input pin &sign&&&　　------输出信号与输入信号无关，&&　　20 Warning: Found clock high time violation at 16625.0 ns on register &|impulcomp|gate1&&&　　21 Error: VHDL error at impulcomp.vhd(19): can't implement clock enable condition specified using binary operator &or&&&　　22 Error: VHDL Association List error at period_counter.vhd(38): actual parameter assigned to formal parameter &alarm&, but formal parameter is not declared&&　　-------连接表错误，形参&alarm&赋值给实参，形参没定义，可能是形参与实参的位置颠倒了，规定形参在实参之前。&&　　23 Error: Ignored construct behavier at period_counter.vhd(15) because of previous errors&&　　－－－－－－－－因为前一个错误而导致的错误&&　　24 Error: VHDL error at period_counter.vhd(38): type of identifier &alarm& does not agree with its usage as std_logic type&&　　－－－－－－－－&alarm&的定义类型与使用的类型不一致&&warning:&&Info: Pin num[0] not assigned to an exact location on the device&&num[0]管脚没有在器件上非配一个准确位置&&解决方法：进行管脚分配。&&Warning: Found pins functioning as undefined clocks and/or memory enables&&Info: Assuming node &clk& is an undefined clock&&原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。&&措施:如果clk不是时钟，可以加“not clock”的约束；如果是，可以在clock setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assignments&Timing analysis settings...&Individualclocks...&...&&注意在Applies to node中只用选择时钟引脚一项即可，required fmax一般比所要求频率高5%即可，无须太紧或太松。&&　　25 Error: VHDL error at shift_reg.vhd(24): can't synthesize logic for statement with conditions that test for the edges of multiple clocks&&　　 -------同一进程中含有两个或多个if(edge)条件，（一个进程中之能有一个时钟沿）&&　　26 Error: Can't resolve multiple constant drivers for net &datain_reg[22]& at shift_reg.vhd(19)&&　　27 can't infer register for signal &num[0]& because signal does not hold its outside clock edge&&　　28Error: Can't elaborate top-level user hierarchy&&　　29 Error: Can't resolve multiple constant drivers for net &cs_in& at led_key.vhd(32)& &&&----------有两个以上赋值语句，不能确定“cs_in”的值，&&　　30 Warning: Ignored node in vector source file. Can't find corresponding node name &over& in design.&&　　---------------在源文件中找不到对应的节点“over”。&&　　31 Error: Can't access JTAG chain&&& &&&　 无法找到下载链&&Warning (10541)的意思是设计中使用了一个未赋值的信号，并且没有复位值，这样该信号为无效值(确定但不可知)，被其他逻辑使用也许会导致错误。&&Warning (10036)不用管它，大概是说有个信号未被使用，这样不会对逻辑产生任何影响，当然也可以考虑删除它。&&Warning (10492)是很常见的，这个关系到编码风格问题。在process里作为被判断信号(if或者case后面的)或者赋值语句右端信号通常应该写在process的敏感信号表里。有些eda工具不检查这个，可能会导致仿真结果与综合出来的电路不一致。实际上，综合工具在综合的时候会自动把这类信号添加到敏感信号表里，但仿真工具不会，而是完全按照代码体现的语意来仿真。&&Reduced register ...这两个应该是说明eda工具所作的优化，去掉了一些多余的D触发器。&&Output pins are stuck at VCC or GND 如果正是希望某些输出被固定置高电平或低电平或者无所谓，就不用管它，否则请检查代码。&&Design contains 1 input pin(s) that do not drive logic 这个也比较常见，eda工具会提醒设计中没被用到的输入，然而这经常就是设计者的本意(不关心某些输入)。&&Found 1 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew 这就是说明门控时钟带来的扭曲
1.Found clock-sensitive change during active clock edge at time &time& on register &&name&&&&原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是&&不能在时钟边沿变化的。其后果为导致结果不正确。&&措施：编辑vector source file&&2.Verilog HDL assignment warning at &location&: truncated value with size &number& to match size of target (&number&&&原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]而默认为32位,将位数裁定到合适的大小&&措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数&&3.All reachable assignments to data_out(10) assign '0', register removed by optimization&&原因:经过综合器优化后，输出端口已经不起作用了&&4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results&&原因:第9脚，空或接地或接上了电源&&措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning&&5.Found pins functioning as undefined clocks and/or memory enables&&原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的 &&& && &作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。&&措施:如果clk不是时钟，可以加“not clock”的约束；如果是，可以在clock setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assignments&Timing analysis settings...&Individual clocks...&... &&6.Timing characteristics of device EPM570T144C5 are preliminary&&原因:因为MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的,要等 Service Pack&&措施:只影响 Quartus 的 Waveform &&7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled&&措施:将setting中的timing Requirements&Option--&More Timing Setting--&setting--&Enable Clock Latency中的on改成OFF&&8.Found clock high time violation at 14.8 ns on register &|counter|lpm_counter:count1_rtl_0|dffs[11]&&&原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold时间&&措施:在中间加个寄存器可能可以解决问题 &&9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay&&原因:时钟抖动大于数据延时,当时钟很快，而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现&&措施：setting--&timing Requirements&Options--&Default required fmax 改小一些，如改到50MHZ&&10.Design contains &number& input pin(s) that do not drive logic&&原因:输入引脚没有驱动逻辑(驱动其他引脚）,所有的输入引脚需要有输入逻辑&&措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.&&11.Warning：Found clock high time violation at 8.9ns on node 'TEST3.CLK'&&原因：FF中输入的PLS的保持时间过短&&措施：在FF中设置较高的时钟频率&&12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew&&原因:如果你用的 CPLD 只有一组全局时钟时，用全局时钟分频产生的另一个时钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW)。会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。&&措施:如果用有两组以上全局时钟的 FPGA 芯片，可以把第二个全局时钟作为另一个时钟用，可以解决这个问题。&&第5条补充如下:&&5.Found pins functioning as undefined clocks and/or memory enables&&......可以忽略此警告 Assignments&Timing analysis settings...&Individual clocks...&... new Clock setting--&注意在Applies to node中只用选择时钟引脚一项即可，required fmax一般比所要求频率高5%即可，无须太紧或太松。&&增加第13条:&&13.Critical Warning: Timing requirements were not met. See Report window for details.&&原因：时序要求未满足，&&措施：双击Compilation Report--&Time Analyzer--&红色部分（如clock setup:'clk'等）--&左键单击list path,查看fmax的SLACK REPORT再根据提示解决,有可能是程序的算法问题或fmax设置问题&&ps:大家如果有什么难解决的warning也可以发上来讨论一下,如果有已经解决的疑难warning解决方法,也可以一起分享经验.上面的情况如有错误之处,欢迎拍砖 &&14.Can't achieve minimum setup and hold requirement &text& along &number& path(s). See Report window for details.&&原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关,一般是由于多时钟引起的&&措施：利用Compilation Report--&Time Analyzer--&红色部分（如clock hold:'clk'等），在slack中观察是hold time为负值还是setup time 为负值，然后在：Assignment--&Assignment Editor--&To中增加时钟名(from node finder)，Assignment Name中增加和多时钟有关的Multicycle 和Multicycle Hold选项，如hold time为负，可使Multicycle hold的值&multicycle,如设为2和1。&&15: Can't analyze file -- file E://quartusii/*/*.v is missing&&原因：试图编译一个不存在的文件，该文件可能被改名或者删除了措施：不管他，没什么影响&&16.Warning: Can't find signal in vector source file for input pin |whole|clk10m&&原因：因为你的波形仿真文件（ vector source file ）中并没有把所有的输入信号(input pin)加进去， 对于每一个输入都需要有激励源的&&17.Error: Can't name logic function scfifo0 of instance &inst& -- function has same name as current design file&&原因：模块的名字和project的名字重名了&&措施：把两个名字之一改一下，一般改模块的名字
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