verilog assigninputA[3:0]表示什么

来源：蜘蛛抓取(WebSpider) 时间：2019-09-28 01:33 标签： verilog assign

我用qusrturs 进行verilog语言编写一个顶层文件時候老是出现上面这个问题,具体程序段如下

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