电路组成:两个与非门输入和输絀交叉耦合(反馈延时)如下图所示。 图1基本与非门组成的基本RS触发器逻辑电路和符号 (1)信号输入端:RD置0端(复位端);SD 置1端(置位端)非号表示低电平有效,在逻辑符号中用小圆圈表示 (2)输出端:Q和Q,在触发器处于稳定状态时它们的输出状态相反。 (1)当RD=0,SD =1时触发器置0。输入端称为置0端也称复位端,低电平有效 (2)当RD=1,SD =0,触发器置1输入端称为置1端,也称置位端低电平有效。 (3)当RD=1,SD =1时觸发器保持原状态比不变。如果触发器原处于Q=0 (4)当RD=0,SD =0时,触发器状态不定:输出Q=Q=1这既不是1状态,也不是0状态这会造成逻辑电路混乱。 在RD和SD同时由0变为1时由于 G1和G2性能(延迟时间)上的差异,其输出状态无法预知可能是0状态,也可能是1状态 实际上,这种情况是不允許的因此,基本的与非门组成的基本RS触发器有约束条件: 现态:是指触发器输入信号(RD,SD 端)变化前的状态用Q n表示 次态:是指触发器输入信號变化后的状态,用Q n+1表示 特性表:触发器次态Q n+1与输入信号和电路原有状态(现态)之间关系的真值表 表1 与非门组成的基本与非门组成的基本RS触发器的特性表
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