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如何用计数器实现任意分频
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分频是FPGA入门学习者的第一课，因此掌握各种系数分频也是非常重要的技能，先就目前我所知道的分频技能总结如下：
第一、偶数倍分频
&&偶数倍分频应该是最容易实现的分频。实现方法有两种：
1）进行N倍偶数分频，可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟在计数到N/2-1时进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。
2）进行N倍偶数分频，可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N-1时，输出时钟在计数到N/2-1以及N-1时进行翻转，并在计数到N-1时给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。
以上两种方法都可以实现任意的偶数分频。
代码示例：实现8分频
clk_div(clk,rst_n,& divclk,num);
rst_n;//复位信号
output[10:0]//计数器
reg [10:0]
@(posedge clk or negedge rst_n)
(!rst_n)& num&=11'd0;
&if (num ==11'd3)
num&=11'd0;
num&=num+1'b1;
@(posedge clk or negedge rst_n)
(!rst_n) divclk&=1'b0;
if(num==11'd3) divclk&=~
clk_div(clk,rst_n,&divclk,num);
//输入时钟为100Mhz
rst_n;//复位信号
output[10:0]//计数器
@(posedge clk or negedge rst_n)
(!rst_n)& num&=11'd0;
&if (num ==11'd7)
num&=11'd0;
num&=num+1'b1;
@(posedge clk or negedge rst_n)
(!rst_n) divclk&=1'b0;
if((num==11'd3)||(num==11'd7)) divclk&=~
&endmodule
第二、奇数倍分频
1）对于实现占空比不是50%意外的N倍奇数分频，可以通过计数器来实现。如想实现占空比为1:2的3分频，由待分频的时钟触发计数器模三计数，然后在计数到1、2时进行翻转波形，即可实现分频。
2）对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。
代码示例：实现奇数分频
1）占空比为1:2的3分频
clk_div(clk,rst_n,&divclk,num);
//输入时钟为100Mhz
rst_n;//复位信号
output[10:0]//计数器&
@(posedge clk or negedge rst_n)
(!rst_n)& num&=11'd0;
&if (num ==11'd2)
num&=11'd0;
num&=num+1'b1;
@(posedge clk or negedge rst_n)
(!rst_n) divclk&=1'b0;
if((num==11'd1)||(num==11'd2)) divclk&=~
&endmodule
2）占空比为50%的3分频
clk_div(clk,rst_n,
&&&&&&&&&&&&&&
divclk1,divclk2,
&&&&&&&&&&&&&
//输入时钟为100Mhz
rst_n;//复位信号
//output[10:0]//计数器
[10:0]num1;
[10:0]num2;
@(posedge clk or negedge rst_n)
(!rst_n)& num1&=11'd0;
&if (num1 ==11'd4)
num1&=11'd0;
num1&=num1+1'b1;
@(negedge clk or negedge rst_n)
(!rst_n)& num2&=11'd0;
&if (num2 ==11'd4)
num2&=11'd0;
num2&=num2+1'b1;
@(posedge clk or negedge rst_n)
(!rst_n) divclk1&=1'b0;
if((num1==11'd2)||(num1==11'd4)) divclk1&=~divclk1;
@(negedge clk or negedge rst_n)
(!rst_n) divclk2&=1'b0;
if((num2==11'd2)||(num2==11'd4)) divclk2&=~divclk2;
divclk=divclk1|divclk2;
&endmodule
第三、任意小数分频实现
直接频率合成法（DDS）是重要的频率合成方法，在波形发生器中有极其重要的应用。该方法主要通过相位累加器循环计数，循环叠加一定的步长，从而得到固定频率的波形数据。
fc是系统时钟，f0是期望分频信号，k是分频系数，K是累加器控制字，N是累加器的位数。则通过下式计算出控制字K：
如为实现2.5分频，系统时钟为100M，期望分频时钟为40M，累加器为32位首先可计算得：
k=100/40=2.5 &
&K=(1/2.5)*2^32=.4
&&&&&&&&转化成十六进制为，其所得结果即为累加器控制字。
程序示例: &实现 2.5分频
module clk_div(clk,rst_n,clkdiv);
//时钟100M
input rst_n;
//input[31:0]
parameter STEP=32'h &;&
&//累加器控制字
reg[31:0]&
always @(posedge clk or negedge rst_n)
(!rst_n)result&=32'b0;
&else result&=result+STEP;
assign &clk_result=result[31];
assign clkdiv=clk_
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分频计数器
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