FPGA的引脚配置技巧 分配fpga管脚时该怎么选择
分配fpga管脚时该怎么选择，引脚有什么属性需要考虑，quartus2中引脚有几个属性：Reserved，Group，I/O Bank，Vref Group，I/O standard（ 3.3-V LVTTL（default） ）分别是什么意思，要怎么设置？
IO standard是根据你所要输入的电平来设置，Group是根据所分配的信号端口自动确定，而每个引脚的IO Bank本身已经确定！
另外，分配的引脚所属的IO Bank不同有关系吗？引脚的分配除了要考虑专用引脚和用户引脚的区别外，还要考虑什么因素？
一一回答，从简单到复杂。
首先说IO standard：这个是用于支持对应不同的电平标准。FPGA IO口的电压由IO bank上的VCC引入。一个bank上引入3.3V TTL电平，那么此时整个bank上输出3.3V的TTL电平。设置这个第一是为了和current strength一起计算功率。第二个是用于在IO口上加载正确的上拉/下拉电阻。只要你设置完成，Quartus会按照你的电平标准自动布线。
第二是IO Bank：你在quartus pin planner 的top view下右键然后点击 show IO banks，这个时候就会看到FPGA的管脚被几种颜色划分开了。一种颜色下的IO口代表一组bank。你在吧管脚的locaon约束完成以后。IO Bank会自动填充完毕的。
第三是Group：Group就是你所输出的信号的名字啦。比如你有一组信号叫cnt。你对cnt的某一根赋值，那么。。这里的Group会自动填充为cnt 。
第四是Reserved：这个是对管脚内部的IO逻辑进行约束的，你在下面可以看到一些值。介绍几个吧。bidreconal：双向，tri-state：三态等等。这个约束的是FPGA在IO端的输入输出区域的逻辑。比如你选择tri-state。那么这个时候，在你IO口前部的IO区，quartus会自动给你生成一个三态门。
第五个是Vref Group：这个Group是bank内部的细分区域，因为一个bank可能多达60个脚。为了快速定位，你可以利用这个vref group来找到某个管脚。（这个是非修改属性）无法修改。
你的理解是正确的，另外，跨越IO bank的信号没有问题。只是注意跨bank的电平是否一致即可。对于跨IO bank的延迟对于FPGA而言没有多少延迟。
管脚分配呢，你可以看一下quartus里面pin planner内部那张 top view对于每个管脚的说明。大多数管脚是可以当做普通IO使用的。只是有些特殊要求的时候。只可以使用对应的IO，比如差分输入，高时钟输入等等。这个是要参照对应器件的IO 手册来决定的。而且对应的设计大多数的器件生产商都会给出参考设计。里面包括了IO的设计，pcb的设计以及内部程序端口的约束。所以具体问题具体分析。
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电信与信息服务业务经营许可证：粤B2-FPGA设计的各个部分细节详解之二—FPGA管脚分配需要考虑的因数
在芯片的研发环节，FPGA验证是其中的重要的组成部分，如何有效的利用FPGA的资源，
管脚分配也是必须考虑的一个重要问题。一般较好的方法是在综合过程中通过时序的一些约
束让对应的工具自动分配，但是从研发的时间段上来考虑这种方法往往是不可取的，RTL
验证与验证板设计必须是同步进行的，在验证代码出来时验证的单板也必须设计完毕，也就
是管脚的分配也必须在设计代码出来之前完成。所以，管脚的分配更多的将是依赖人，而非
工具，这个时候就更需要考虑各方面的因素。
综合起来主要考虑以下的几个方面：
1、 FPGA所承载逻辑的信号流向。
IC验证中所选用的FPGA一般逻辑容量都非常大，外部的管脚数量也相当的丰富，这个
时候就必须考虑到PCB设计时的布线的难度，如果管脚的分配不合理，那么有可能在
PCB设计时出现大量的交叉的信号线，这给布线带来很大的困难，甚至走不通，或者是
即便是布线走通了，也有可能由于外部的延时过大而不满足时序方面的要求。所以在管
脚分配前对FPGA工作的环境要相当的熟悉，要对其中的信号来自哪里去向何方非常的
清楚，这就按照连线最短的原则将对应的信号分配到与外部器件连线最近的BANK中。
2、 掌握FPGA内部BANK的分配的情况。
现在FPGA内部都分成几个区域，每个区域中可用的I/O管脚数量各不相同。在IC验
证中都是采用了ALTERA 与XILINX系列的FPGA ，这两个厂商的FPGA中内部BANK
的分配有一定的差异，这可以在设计中查阅相关的手册。下面与ALTERA中Stratix II
系列的FPGA内部BANK的分配为例来进行说明。
图中详细说明了FPGA内部BANK的分配情况和每个BANK中所支持的I/O标准。根
据FPGA中内部BANK的分配的情况，同时结合图1中信号的流向也就可以大体固定
FPGA在单板中的方向，同时按照就近的原则将相关的信号分配到相关的BANK中，这
样的方法可以完成一般信号的分配。
3、 掌握所选FPGA每个BANK所支持的I/O标准。
从图2中可以看出FPGA内部的每个BANK所支持的I/O的标准不尽相同，所以在管脚
的分配时要将支持相同标准的管脚都集中到一个BANK中，因为FPGA中同一个BANK
一般不同时支持两种I/O标准，当然也有例外，这就需要查阅相关I/O标准所要求的工
4、 关注特殊信号的管脚的分配
这里的特殊信号主要是指时钟信号与复位信号，或者是一些要求驱动能力较高的信号。
时钟信号一般都是要求分配到全局的时钟管脚，这样获得的时间的延迟将是最小的，驱
动也最强。复位信号因为要求同步性好驱动的能力强，所以一般的情况下也会从全局的
时钟管脚送入。
在分配时钟时，根据时钟的多少分配的策略差别很大，也需要重点关注，这需要查阅
相应的手册看哪些时钟分别能到达哪些区域，一般的时钟都是差分时钟，这个时候如果
所用的不是差分时钟就需要注意P端与N端一般不能同时分配给不同的时钟信号。如下
图所示XILINX系列的FPGA中成对的时钟如果是同时采用那么就不能同时到达相同的
区域，因为到达相同区域的时钟线只有一根。
所以在时钟较少时最好成对的P和S不要同时使用，而是只是选择P或者是N这样就
不会出现冲突的情况。
5、 兼顾信号完整性的考虑。
由于在分配中常常会出现总线分配的情况，同时大量的总线又有可能常常是同时翻转，
这样就会带来了一系列信号完整性的问题，所以在管脚分配时大量同时翻转的信号尽量
已投稿到：
以上网友发言只代表其个人观点，不代表新浪网的观点或立场。->【FPGA/CPLD助学小组】
Xilinx FPGA入门连载12：PWM蜂鸣器驱动之引脚分配特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1jGjAhEm&1 工程移植&&&&&&&& 复制sp6ex1整个文件夹，将其更名为sp6ex2。然后我们打开“…\sp6ex2\source_code”文件夹下的sp6.v源代码文件。&&&&&&&& 删除sp6.v文件原有的代码，将上一个lesson的源码整个复制进去。如图所示。&&&&&&&& 接着使用ISE打开刚刚移植好的sp6ex2文件夹下的工程。&2 PlanAead引脚分配&&&&&&&& 这个例程的顶层源码里有3个接口，即：&&&&&&&&&&& input ext_clk_25m,& //外部输入25MHz时钟信号&&&&&&&&&&& input ext_rst_n,&&& //外部输入复位信号，低电平有效&&&&&&&&&&& output reg beep //蜂鸣器控制信号，1--响，0--不响&&&&&&&& 这3个信号都是FPGA引脚上定义和外部设备连接的信号，因此我们需要将这些信号和FPGA的引脚进行映射。&&& 如图所示，点击ISE菜单上的“Tools à PlanAhead à I/O Pin Planning(PlanAhead) – Pre-Synthesis…”选项。&&& 若弹出如下菜单，点击“Yes”继续。&&& 如图所示，在PlanAead界面最下面出现了“I/O Ports”列表中，有我们的3个信号接口，这里“Site”一列可以输入它们对应FPGA的引脚；“I/O Std”一列可以输入I/O电平标准；对于输出信号，“Drive Strength”一列还可以设置输出驱动电流强度。&&& 查看SF-SP6开发板的原理图，如图所示，这里BEEP对应FPGA引脚号是27，那么前面我们就在Site列输入P27；RST_N和CLK_25M分别为24和23，则输入P24和P23。&&&&&&&& 完成分配后，别忘记保存后退出PlanAead界面。&3 脚本直接引脚分配&&&&&&&& 除了使用PlanAead这种图形界面方式分配引脚，也可以直接使用脚本语法分配引脚。下面先新建这个脚本文件，即ucf文件，我们前面在PlanAead界面分配的引脚信息也会存储在这个ucf文件中。&&&&&&&& 在“Design àImplementation à Hierarchy”的任意空白处单击右键，选择“New Source…”，如图所示。&&&&&&&& 如图所示，选择“Implementation Contraints File”，输入文件名和路径，然后点击“Next”。&&&&&&&& 接着弹出报告，点击“Finish”完成创建。&&&&&&&& 如图所示，此时的sp6.v下面多了一个sp6.ucf文件，选中它，接着在Processes下面双击“Edit Constraints(Text)”。&&&&&&&& ISE会调用Notepad++打开sp6.ucf文件，如图所示，这里的脚本和我们前面使用PlanAhead进行的引脚分配约束是一样的。&&&&&GSM给你讲一个FPGA引脚“未分配”隐患的故事 - FPGA|CPLD|ASIC论坛 -
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GSM给你讲一个FPGA引脚“未分配”隐患的故事
高级工程师
10:49:28　　
以前写过一篇文章如何处理未分配的管脚文章。
GSM教你使用ISE将未使用的管脚变成高阻态
很多人不以为然。
写一个听来的故事，给大家提提醒
一波三折——危险的“未分配”引脚
*第一折。半个月前，美国的同事对当前的一个工程进行了编译，并提交二进制文件
（FPGA配置文件）给软件工程师进行集成。结果该二进制文件导致了整个系统的崩溃：FPGA二进制文件
刚下载完毕，整个系统就不工作了。这一事件导致了美国FPGA工程师一整天的停工和系统恢复。Kevin给
出的分析结果是，FPGA给出的中断信号有问题，该信号经过CPLD转发到CPU后导致CPU反复跳入中断，
造成系统崩溃。后来，因为经过重新编译的二进制文件没有引发类似现象，该问题就被当作是一个偶然事
件被忽略了。
第二折。上周的某一天，在我们这边，类似的现象“终于”也发生了。由于时差的关系，我们没能得到美国软
件工程师的及时支持。眼瞅着手上仅有的两个系统陷入瘫痪，工作不能继续，没办法，只能自己硬着头皮调试
一下看看。系统崩溃后，嵌入式Linux操作系统的响应异常缓慢，通过网络登陆无法进行调试和控制。幸好还
有串口调试台，通过串口可以看到系统反复打印出对总线上特定地址范围的数据写入失败。由于该现象发生在
FPGA文件下载完成后，我通过在系统启动后FPGA下载前杀掉相关进程的方法阻止了系统的崩溃：只要不下载
FPGA文件，或者替换为旧文件，系统就不会崩溃。
接下来，我试图找出FPGA引发系统崩溃的原因。中断信号引发系统崩溃的说法首先被排除了，原因是FPGA的
中断产生逻辑电路相当标准，不可能产生随机的错误行为。问题缩小到FPGA连接到CPU的双向数据总线上，
这里是除中断外唯一一个由FPGA驱动到CPU的逻辑电路。我的推论是，由于该FPGA工程没有对CPU相关的输
入输出引脚进行时序约束，两次编译会导致双向数据总线的输出使能信号的响应差异，这一差异进一步影响了
FPGA驱动双向数据总线的速度差异，在某些情况下，FPGA或早或晚地驱动了总线，引发了总线驱动冲突，导
致CPU对总线上其它设备的访问失败。经过对所有CPU相关的信号进行时序约束后，编译的二进制文件没有引
发系统崩溃。
第三折。问题并没有这样得到解决。两天后，在又一次对该工程进行编译后，一模一样的问题又出现了。去
除我先前给工程施加的时序约束后，问题反而没有了。不加约束会错，加了约束也会错，看来约束并没有作用
到问题的本质上。唯一可以得到确认的结论是：两次FPGA编译的结果是有差异的，特定电路的编译结果并没
有得到时序约束的有效控制；问题随机出现，但是表现一致。&&
& & 这一次，为了定位导致问题的具体逻辑电路，我必须对出问题的编译结果进行分析和实验。二进制文件是
最终的编译结果，时序分析报告也是编译结果，但是这两个结果要么不可分析，要么包含了太多的信息而无法
分析。我唯一可以进行分析和实验的对象就是布局布线（P&R）之后的底层网表数据。
通过RTL视图，我逐个定位了CPU相关引脚在RTL视图中的位置。修改特定LE的对外连接和内部逻辑关系，我把
所有可能驱动CPU的相关逻辑都关闭了：中断信号被禁止了，双向数据总线的使能被禁止了。我在不影响所有其
他逻辑的功能和时序特性的情况下，得到了一个完全不会驱动CPU总线相关信号的FPGA二进制文件。出乎意料的
是，该二进制文件下载后，系统依然崩溃。
到了这一步，我找遍了“路灯下所有能找的地方”，只能向其他方向“胡乱”摸索了。我尝试了给来自
CPU的控制输入信号，包括所有的地址线，增加上拉电阻的方法，也没有成功。
& & 经过了类似的一系列摸索，最终我在PlanAhead视图中发现了蹊跷：在该工程中竟然存在没有分配布局位
置的输出引脚，而这些输出引脚在该项目中并没有被实际的输入逻辑驱动，这些引脚被工具缺省地连接
到了逻辑“0”上。通过比较成功和失败两次编译结果中给出的最终引脚分配报告，我发现，这些没有得到
位置约束的引脚竟然可能随机出现在任意的空闲引脚上。
& & 通过进一步分析，在导致系统崩溃的编译结果中我最终找到了答案：一个没有逻辑驱动，也忘了分配布局
位置的输出引脚被工具随机分配到了FPGA没有用到（也没有位置约束）的一根CPU地址输入线上，这根地
址线就被短路到了“0”电平上，进而导致CPU外部总线上特定地址范围不能被CPU访问到，最终引发了系统崩溃。
通过这一问题的解决，我获得了以下几点认识：&&
1. 没有约束位置的引脚是很危险的，尤其是输出引脚。随机分配的结果很可能是灾难性的。所以，PCB原理图
上的所有引脚，即使在FPGA内部没有被用到，也最好如实地加以约束。
2. PlanAhead工具可以为大家提供相应的内部链接的检查
3. FPGA EDITOR也能为大家找出内部逻辑的走线的检查和分析。
4. 为什么会存在未分配的输出和输入引脚？这是因为该工程还存在尚未实现的后期功能。这些引脚就是给以后
开发留下的，由于我们太专注于眼前要实现的功能而被忽视了。
5. 为什么会存在未用到，却实际连接了的地址线？这是PCB设计上的“冗余设计”。这样的冗余设计在该项目
中还有很多，有一些还真在关键时刻给了我们FPGA开发上的便利。
6. 既然上述两个问题都有合理的解释，为什么还会出现这么不合理的错误？原因之一是在PCB和FPGA设计上
缺乏完善的设计文档，PCB设计者的意图没有有效传达给FPGA设计者，而FPGA设计者之间也没能充分交流
原因之二是FPGA开发流程上缺乏被称之为“Peer Review”的设计评审和设计质量保证措施，一个显而易见
错误就被这样忽略并遗留了下来。
助理工程师
12:00:29　　
真正的经验啊！
11:46:18　　
“蚁穴能溃堤”的教训，深深！！！！！
09:49:52　　
经验分享，共同成长
14:42:05　　
好贴，学习了~！
17:38:23　　
好帖！良好的开发习惯很重要
16:12:25　　
{:23:}{:23:}{:23:}
13:23:16　　
好文，很有必要看一下
09:38:05　　
{:1:}{:1:}{:1:}{:1:}{:1:}{:1:}{:1:}{:1:}{:1:}
11:03:41　　
特别感谢楼主的分享&&要看看
13:51:44　　
刚学不是很看懂，不过一看就值得借鉴
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