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Altera公开业界第一款集成了HBM2 DRAM和FPGA的异构SiP器件
Altera公司(Nasdaq: ALTR)今天公开业界第一款异构系统级封装(SiP，System-in-Package)器件，集成了来自SK Hynix的堆叠宽带存储器(HBM2)以及高性能Stratix® 10 FPGA和SoC。Stratix 10 DRAM SiP代表了新一类器件，其特殊的体系结构设计满足了高性能系统对存储器带宽最严格的要求。&数据中心、广播、固网和高性能计算等系统要处理的数据量不断攀升，需要的带宽非常高。相对于目前的分立DRAM解决方案，Stratix 10 DRAM SiP的存储器带宽提高了10倍。Altera是将这种突破性的3D堆叠存储器技术和FPGA集成在一起的第一家公司。Stratix 10 DRAM SiP支持用户以高功效的方式定制其工作负载，获得最大存储器带宽。Altera与数十家客户积极合作，在其下一代高端系统中集成了这些DRAM SiP产品。Altera的异构SiP产品是使用Intel的嵌入式多管芯互联桥接(EMIB，Embedded Multi-Die Interconnect Bridge)技术来实现的。EMIB技术采用高性能、高密度硅片短桥接在单个封装中将多个管芯连接起来。EMIB技术的管芯之间走线非常短，支持Altera以高性价比方式构建异构SiP器件，与基于中介层的解决方案相比，性能更好，吞吐量更大，而功耗更低。&Altera企业战略和营销资深副总裁Danny Biran评论说：“我们很多客户在系统中实现需要大量计算的任务时，面临最大的一个难题是怎样支持越来越高的存储器带宽需求，这些系统包括机器学习、大数据分析、图像识别、工作负载加速和8K视频处理等。Altera在单个封装中同时实现了业界性能最好的FPGA与宽带存储器，在满足这些系统需求方面有自己的优势。还没有其他可编程解决方案在性能、功效和存储器带宽上达到Stratix 10 DRAM SiP的水平。”&Altera的异构SiP策略是在单个封装中集成单片FPGA和先进的组件，例如，存储器、处理器、模拟、光和各类硬核协议等。Altera高度集成的SiP产品将满足通信、高性能计算、广播和军事领域高端应用最苛刻的性能和存储器带宽需求。www.altera.com/stratix10上的白皮书详细介绍了Altera的异构SiP策略。 &在极小的外形封装中，SK Hynix的宽带存储器不但带宽非常高，而且功耗低于竞争存储器解决方案。宽带存储器(HBM2，High-Bandwidth Memory)纵向堆叠了DRAM管芯，使用直通硅片过孔(TSV，through-silicon vias)和微焊球将其连接起来。在异构SiP中集成HBM2，这种实现方式使得Altera能够将DRAM存储器尽可能靠近FPGA管芯进行封装，从而缩短了走线长度，以最低功耗实现最大存储器带宽。高性能应用推动了业界对HBM2 DRAM技术的需求。SK Hynix美国技术营销副总裁Kevin Widmer说：“达到每秒256GB带宽，每比特功耗降低66%，HBM2开辟了新应用领域，这在以前是不可想象的。在单个系统级封装中集成高性能FPGA和HBM2，为高能效、宽带计算功能树立了重大的里程碑。”拒绝访问 | www.jigao616.com | 百度云加速
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FLASH存储器
Flash存储器又称闪存，它结合了ROM和RAM的长处，不仅具备电子可擦除可编程(EEPROM)的性能，还不会断电丢失数据同时可以快速读取数据(NVRAM的优势)，U盘和MP3里用的就是这种存储器。在过去的20年里，嵌入式系统一直使用ROM(EPROM)作为它们的存储设备，然而近年来Flash全面代替了ROM(EPROM)在嵌入式系统中的地位，用作存储Bootloader以及操作系统或者程序代码或者直接当硬盘使用(U盘)。
1Flash 存储器的简介
　　在众多的单片机中都集成了 Flash 存储器系统，该存储器系统可用作代码和数据的存储。它在整个存储器中所处的位置在最起始的位置，一般其起始地址从0 开始，如图1 所示。
　　图1 存储器系统示意图
　　Flash 是由一组可独立擦除的1KB 区块所构成的，对一个区块进行擦除将使该区块的全部内容复位为1。
　　下面这幅图是 Flash 存储器的简单示意图，此图形象的体现了Flash 存储器是由1KB 区块构成，而且每个区块的基地址都固定的，其基地址如图2 所示。
　　图 2 Flash 存储器示意图
　　Flash 存储器的操作
　　对 Flash 存储器的操作一般是进行读、写和擦除。Flash 存储器的擦除必须是以1KB 为单位对齐的地址并指定哪一区块被擦除，或者全部擦除。
　　Flash 存储器的编程写入的地址必须以字（4 个字节）为单位对齐，且指明要写入的具体地址。也就是说可以是任意地址，但必须满足写入的地址是字对齐的。
　　Flash 存储器的读取也可以是任意地址的数据，但必须满足读取的地址是字对齐的，否则，读出的数据绝对不正确，结果也难以预料。2Flash 存储器的擦除
　　Flash 存储器的擦除必须是以1KB 为单位对齐的地址并指定哪一区块被擦除，或者全部擦除。也就是说以区块是flash 擦除的最小单位。
　　●执行 1-KB 页的擦除
　　执行 1KB 页的擦除步骤如下：
　　(1) 将页地址写入FMA 寄存器
　　(2) 将Flash 写入匙码(flash write key)写入FMC 寄存器，并将ERASE 位置位（写入0xA4420002）。
　　(3) 查询FMC 寄存器直至ERASE 位被清零。
　　如图1所示：
　　图1 执行1KB 页的擦除步骤示意图
　　实例程序如程序清单 1 所示：
　　程序清单 1
　　●执行 Flash 的完全擦除
　　执行完全擦除的步骤如下：
　　(1) 将Flash 写入匙码(flash write key)写入FMC 寄存器，并将MERASE 位置位（写入0xA4420004）。
　　(2) 查询FMC 寄存器直至MERASE 位被清零。
　　如图2所示：
　　图2 执行完全擦除的步骤示意图
　　实例程序如程序清单 2 所示：
3FLASH存储器的测试方法研究
　　1．引言
　　随着当前移动存储技术的快速发展和移动存储市场的高速扩大，FLASH型存储器的用量迅速增长。FLASH芯片由于其便携、可靠、成本低等优点，在移动产品中非常适用。市场的需求催生了一大批FLASH芯片研发、生产、应用企业。为保证芯片长期可靠的工作，这些企业需要在产品出厂前对FLASH存储器进行高速和细致地测试，因此，高效FLASH存储器测试算法的研究就显得十分必要。
　　不论哪种类型存储器的测试，都不是一个十分简单的问题，不能只将存储器内部每个存储单元依次测试一遍就得出结论，这是因为每一个存储单元的改变都有可能影响存储器内部其他单元的变化（这种情况又是常常发生的）。这种相关性产生了巨大的测试工作量［1］。另外，FLASH存储器有其自身的特点，它只能将存储单元内的数据从“1”写为“0”，而不能从“0”写为“1”，若想实现“0”－&“1”操作，只能把整个扇区或整个存储器的数据擦除，而擦除操作要花费大量的时间。FLASH存储器还有其他特性，比如读写速度慢、写数据之前要先写入状态字、很多FLASH只适于顺序读写而不适于跳转操作等，这些特点都制约了FLASH存储器的测试。
　　为解决FLASH测试中的这些问题，人们提出了应用内建自测试［2］或利用嵌入式软件［3］等测试方法测试相关性能，都取得了比较好的效果，但这些方法大多不适用于利用进行批量的产品测试。而多数对通用存储器测试很有效的算法，由于受到FLASH器件自身的限制（如不能不能直接从“0”写为“1”），很难直接适用于FLASH测试。
　　文本在简单介绍FLASH芯片的结构与特点之后，说明了FLASH存储器测试程序原理。在此基础上，分析和改进了几种通用的存储器测试方法，使之能有效地应用于FLASH测试中。这些方法简单高效，故障覆盖率高，并且可以快速预先产生，与其他一些测试算法［4］[5]相比，更适于应用在测试仪中进行工程测试。本文分析了这些方法的主要特点，在此基础之上，介绍了实际FLASH存储器测试中应用的流程。
　　2．FLASH芯片的结构特征
　　FLASH存储器种类多样，其中最为常用的为NOR型和NAND型FLASH。通常，NOR型比较适合存储程序代码，其随机读写速度快，但容量一般较小(比如小于32 MB)，且价格较高；而NAND型容量可达lGB以上，价格也相对便宜，适合存储数据，但一般只能整块读写数据，随机存取能力差。它们对数据的存取不是使用线性地址映射，而是通过寄存器的操作串行存取数据。
　　一般来说，不论哪种类型的FLASH，都有一个ID寄存器，用来读取存储器信息，可根据供应商提供的芯片资料进行具体的类型判断。另外，FLASH存储器的擦除过程相对费时，且擦除流程相对复杂。图1为FLASH芯片擦除的一般流程。
　　可见，擦除数据的操作限制了FLASH芯片的工作速度。此外，其他一些特性，比如读写速度慢、写数据之前要先写入状态字、很多FLASH都设有冗余单元等等，这些特点都制约了测试速度的提高。因此，设计合理的方法，或将几块FLASH并测，并且应用测试算法减少测试时间就显得十分必要。
　　3．系统连接
　　本文选用的芯片为AMD公司的NOR型FLASH——Am29LV400B及三星公司的NAND型FLASH K9F5608UOB，它们都可通过44 PIN专用适配器和数字电路测试仪的数字通道直接相连。我们所采用的硬件实验平台是北京自动测试技术所开发的BC3192数模混合，该系统可提供工作速度快，算法图形产生方式灵活，非常适合测试需要。
　　4．测试实现方法
　　假设存储器可选址的存储单元数为N，由于存储器芯片每次只能访问一个存储单元，每个单元只有“0”或“1”两种状态，所以所有可能出现的状态共2N种。由于选取的地址又是随机的，所以，当测试步数为M时，选址序列组合可能有2N NM种之多。即使采用全“0”或全“1”两种图案测试，总的测试图形也将有2NM种，这是个巨大的数字。
　　为了能够有效地检测存储器芯片，必须分析半导体存储器的结构，确定和选择几种能够有效检验存储器功能的图形，使之既能达到检测目的，又使测试量限定在允许范围之内。但实际应用中，由于每种测试图形都有其局限性，再加上各个生产厂家以及各种型号存储器的特性不完全一致，现在还没有最佳的统一测试方法。
　　根据FLASH芯片的特点，我们主要改进并使用了以下几种办法：
　　4.1 奇偶校验图形检验法
　　奇偶校验图形检验法［6］是一种比较适合存储器测试的方法。在奇偶性图形检验法中，向存储单元矩阵写入的数据图案是根据存储单元选址地址码的奇偶性而定的。如果存储单元的行地址码和列地址码中有偶数个1，其奇偶性为0，则在该存储单元中写入“0”（或“1”）；如果有奇数个1，其奇偶性为1，则在该存储单元中写入“1”（或“0”）；存储单元矩阵存入的信号数据将是行地址码和列地址码之间的异或关系，其算法如下：
　　式中Pr为行地址的奇偶性，Pc为列地址的奇偶性。
　　FLASH芯片奇偶性图形功能检测的流程是：首先根据算法写入背景图形，然后逐位读出并检验结果的正确性，再将芯片数据擦除，以反码图形重复上述测试过程。其总的测试步数为M=4N。
　　由于奇偶性图形是不对称的，任何一位的地址译码器失效都会引起本应写入互为反码数据的两个存储单元之一重复选址，并且第二次选址改变了第一次选址时写入的内容，而另一个存储单元未被访问。因此地址奇偶性图形可以很好地检验出地址译码器的故障。
　　奇偶性图形每次都把整个存储器单元写完后再整体读出，没有反复擦除的过程（整个过程只需擦除两次），非常适用于FLASH芯片测试。
　　4.2 齐步法
　　齐步法［6］是对存储器的每个单元依次进行检验的一种方法。首先从第一个存储单元开始，逐个对每个单元进行取反和检验，直到最后一个单元检测结束才完成一遍扫描。然后，在背景为反码的情况下，从第一个存储单元开始，逐个对每个单元进行取反和检验，直到最后一个单元检测结束。整个过程就像所有单元一起向前走步一样，因此称为“齐步法”。根据FLASH芯片特点，我们改变在反码背景条件下走步的过程，把它改造如下，形成了适合的齐步算法。
　　在图2中给出了测试FLASH齐步法的测试流程：
　　在测试之前，每个存储单元具有信息“1”。首先在存储矩阵中写入背景图案（初始状态为全“1”），然后从地址A0开始选址进行读“1”，写“0”，读“0”操作，并检验读出结果。接着，依次到下一个选址单元重复该操作（读“1”，写“0”，读“0”），直到全部存储单元（A＝N－1）重复完为止。再在读操作方式下对全部存储单元进行一次正向扫描读出，检查有无正向对反向的多重写入问题。然后将存储器输入擦除，使之全部单元为全“1”。进而开始反向扫描：从最高地址AN－1开始执行读“1”，写“0”，读“0”操作，逐位进行上述操作过程，直至最终地址为AN-1，最后对全部存储单元进行读“0”扫描，以检验读出结果的正确性。
　　用这种测试算法检测存储芯片，可使每个存储单元都被访问。既能保证每个存储单元都能存储“1”和“0”数据，又能保证每个存储单元都受到周围其他单元的读“1”、读“0”和写“1”、写“0”的打扰。齐步法总的测试步数为：
　　式（3）中，W表示写操作，R表示读操作，Q表示“1”， 表示“0”。Bij表示存储器第i行j列的存储单元。如WBij(Q)就表示对第i行j列的存储单元进行写“1”操作所用的时间。
　　由式（3）可知，其测试步数共9N，且整个过程只需两次擦除操作，可见它是一种即快速又有效的方法。
　　4.3 移动变反法
　　移动变反测试法［6］是按顺序变反每个地址存储单元数据的方法。它需要在变反前后读出每个存储单元的数据，而且，还必须借助于前进和后退的地址寻址序列产生地址跳跃，地址以20、21…、2n-1次方的增量变化（n是地址位数）。按照以上规律进行地址跳变后，再对每个地址进行三次操作：读、写和读即可完成一个循环。
　　以上操作的目的主要在于地址间产生有效相互打扰，但显然如果以整个芯片为单元进行上述操作需要多次擦除数据，因此对FLASH测试芯片应做如此改进：以扇区为单元完成操作。假设FLASH芯片有N个扇区，移动变反法的功能测试先要以“1”为背景图案写入全部存储单元。首先，在第一个扇区，对A0存储单元读出并验证是“1”，再将该存储单元改写成“0”，最后读出该存储单元的信息以证明新写入的“0”仍存于该存储单元中。第一扇区测试地址按有效位的阶20递增，对每个存储单元都要重复上述的读“1”，写“0”读“0”的操作过程，需要测试步长为3n(n为该扇区的存储单元数)才能使全部的存储单元都变成“0”。这次测试的地址序列是递增1的，即由地址最低位A0增加到最高位A（n－1），对A（n－1）存储单元进行读“1”，写“0”和读“0”验证。
　　对第二个扇区，以下一个地址阶21作为地址增量的变化量，每次用不同的地址位作为最低位（分别为第0位和第1位），使地址以此增量的变化通过所有可能的地址。因此在一次测试程序中所有地址的存储单元都被测试一次。
　　然后，依次以22、24…2N作为地址增量，重复上述过程，每完成一个循环便产生一个循环进位。
　　由于各个扇区的大小不同，移动变反法功能测试图形步长为3n（n为最大扇区存储单元个数）。以扇区为单元的测试实际上是一种对芯片功能的抽测，因为它并没有进行对各单元存取数据进行反复打扰，以验证其地址线间信号改变所带来的影响，但这种方法分别在各个扇区对邻近地址线一一做了打扰测试，由于各个扇区结构根本上是相同的，因此这种抽测很有代表性，并且把测试时间减少了一个数量级。
　　移动变反法测试图形是一种良好的折衷测试方案。因为它几乎具有各种测试图形的最好特点，可以用较少的试验步数测试尽可能多的存储单元间打扰的相互影响。在具体程序中，“1”场变反为“0”场是按序选择地址，并通过写入这些地址而产生的，在两次读出之间有一次写操作。移动变反法测试包括了功能测试和动态测试，功能测试保证被测存储单元不受读、写其他存储单元的影响，动态测试预测最坏和最好条件下的取数时间，并预测地址变换对这些时间的影响。
　　这种测试方法易于实现，它是在跳步算法［1］的基础上，通过改变跳步的长度，减小了算法的复杂度。移动变反法测试是一种具有良好功能测试和动态测试特点的测试图形，并且所需的测试时间较短，在很多情况下都有很好的效果。尤其是对于较大容量存储器的测试，该方法特别有效。
　　移动变反法还可以作进一步扩展，即对数据做移动变反处理。以芯片为32位总线为例，首先对存储器各单元写入0xAAAAAAAA，检验并擦除，然后对存储器写入0xCCCCCCCC，检验并擦除，以后依次写入0xF0F0F0F0，0x0F0F0F0F，0xFF00FF00，0x00FF00FF，0xFFFF0FFFF， 0xFFFFFFFF，0x0，都在检验所写的正确性后再擦除数据。其原理与地址移动变反相同，在此不再赘述。
　　4．测试方法的综合使用和流水测试
　　以上，从算法的角度上提高了FLASH芯片的可测性。虽然NOR、NAND型FLASH结构不同，但由于以上算法都可通过计算，顺序产生测试图形，因此可通用于以上两类器件的测试中。
　　上述三种方法各有优点，在实际应用中可配合使用。地址奇偶性图形测试最为方便高效，因为在写入图形过程中每次只改变一位地址线，而且写入的是相反的数据，所以如果哪一位地址线出现短路立刻会被检查出来，使用该方法最适宜检验地址译码器的故障。齐步法适于用来检验多重地址选择与译码器的故障，并且可以检测写入时噪声对存储芯片特性的影响，它能保证正确的地址译码和每个存储单元存储“1”和“0”信息的能力。在大多数生产测试中，联合使用这两种方法可以判别出FLASH绝大多数的故障。当然，各个厂家生产的芯片在结构和工艺上有一定区别，因此出现各种错误的概率也不同，可以根据实际情况调整方法。由于设计问题，有些芯片还有可能出现其他一些不太常见的错误，这就需要进行更详尽的测试，这时使用移动变反测试法就比较合适。这种方法可以很好地测试芯片的动态错误，并且可根据具体需要详细展开测试或简化测试，对于产品性能分析十分有效。
　　在具体程序设计时，为简化算法执行，可以将读取产品型号、调用读写命令的语句作为子程序存储在测试仪中，每次需要时都可以无缝调用。
　　在测试过程中，最耗费时间的是程序擦除操作，一次擦除往往就需要几秒，其解决办法是将擦除工序单独处理。在实际应用中，可使用两台测试仪，其中，在擦除时几个芯片并行运行。这样，一台设备用于读、写、测试，另一台设备用于擦除数据，就可以有效地形成流水线操作，大大节省测试时间。此外，将几种方法综合使用，还有助于提高故障覆盖率。
　　5．实验结果
　　根据上述思想，我们在国产BC3192的测试系统平台［7］[8]上，对AMD公司的NOR型FLASH——Am29LV400B及三星公司的NAND型FLASH——9F5608UOB都进行了测试。实验表明，和传统的以棋盘格为基础的测试图形［1］相比，奇偶校验法、齐步法和移动变反法产生的测试图形故障覆盖率更高，这些算法由于最多只有两次芯片擦除操作，所以测试时间完全能符合工程测试需要，其中，移动变反法没有擦除操作，所以测试速度最快。在实验中，我们采用上述三种方法中任意一种，按照流水的方法测试，在相同故障覆盖率下，都可以使测试效率可提高40％以上。
　　6．结论
　　本文是在传统存储器测试理论基础上对FLASH测试的尝试，该方法保留了传统方法的优点，较好地解决了FLASH存储器测试的困难。该方法方便快捷，流程简单，所有测试图形都可以事先生成，这样就可以直接加载到测试仪中，有利于直接应用于测试仪进行生产测试。
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SIP(封装系统),SIP(封装系统)是什么意思封装概述 半导体器件有许多封装型式，从DIP、SOP、QPF、PGA、BGA到CSP再到SIP，技术指标一代比一代先进，这些都是前人根据当时的组装技术和市场需求而研制的。总体说来，它大概有三次重大的革新：第一次是在上世纪80年代从引脚插入式封装到表面贴片封装，极大地提高了印刷电路板上的组装密度；第二次是在上世纪90 年代球型矩正封装的出现，它不但满足了市场高引脚的需求，而且大大地改善了半导体器件的性能；晶片级封装、系统封装、芯片级封装是现在第三次革新的产物，其目的就是将封装减到最小。每一种封装都有其独特的地方，即其优点和不足之处，而所用的封装材料，封装设备，封装技术
根据其需要而有所不同。驱动半导体封装形式不断发展的动力是其价格和性能。电子产品是由半导体器件（集成电路和分立器件）、印刷线路板、导线、整机框架、外壳及显示等部分组成，其中集成电路是用来处理和控制信号，分立器件通常是信号放大，印刷线路板和导线是用来连接信号，整机框架外壳是起支撑和保护作用，显示部分是作为与人沟通的接口。所以说半导体器件是电子产品的主要和重要组成部分，在电子工业有“ 工业之米”的美称。
半导体组装技术（Assembly technology）的提高主要体现在它的封装型式（Package）不断发展。通常所指的组装（Assembly）可定义为：利用膜技术及微细连接技术将半导体芯片（chip） 和框架（Lead-Frame）或基板（Substrate）或塑料薄片（Film）或印刷线路板中的导体部分连接以便引出接线引脚，并通过可塑性绝缘介质灌封固定，构成整体立体结构的工艺技术。它具有电路连接，物理支撑和保护，外场屏蔽，应力缓冲，散热，尺寸过度和标准化的作用。从三极管时代的插入式封装以及20世纪80年代的表面贴装式封装，发展到现在的模块封装，系统封装等等，前人已经研究出很多封装形式，每一种新封装形式都有可能要用到新材料，新工艺或新设备。
封装的作用包括：1.物理保护。2.电器连接。3.标准规格化。
封装的分类：
1.根据材料分类，根据所用的材料来划分半导体器件封装形式有金属封装、陶瓷封装、金属-陶瓷封装和塑料封装。
2. 根据密封性分类，按封装密封性方式可分为气密性封装和树脂封装两类。
3. 根据外形、尺寸、结构分类，按封装的外形、尺寸、结构分类可分为引脚插入型、表面贴装型和高级封装。
SiP(system in a package，封装内系统，或称系统封装)是指将不同种类的元件，通过不同技术，混载于同一封装之内，由此构成系统集成封装形式。该定义是经过不断演变，逐渐形成的，开始是在单芯片封装中加入无源元件，再到单个封装中加入多个芯片、叠层芯片以及无源器件，最后封装构成一个体系，即SiP。该定义还包括，SiP应以功能块亚系统形式做成制品，即应具备亚系统的所有组成部分和功能。
微电子封装对集成电路(IC)产品的体积、性能、可靠性质量、成本等都有重要影响，IC成本的40％是用于封装的，而IC失效率中超过25％的失效因素源自封装。实际上，封装已成为研发高性能电子系统的关键环节及制约因素，全球领先的整合器件制造商IDM在高密度、高可靠封装技术方面秣马厉兵，封装被列入重点研发计划正处于如火如茶之中。另外，支持发展速度的硅IC应用所需的无源元件的用量也越来越大，其典型值超过1：10，在一些移动终端(手机、笔记本电脑、个人数字助理PDA、数码相机等)产品中，无源元件和有源器件(芯片为主)之比约为50：1，甚至可达100：1，其成本占元器件总额的三分之一左右，无源元件以电阻器和电容器为主，一部典型的GSM手机内含500多个无源元件，占电路板面积的50％，而且有30-50％的焊点与此有关。著名的摩尔定律仍长期有效，芯片功能发展强劲，凸现出无源元件的集成化发展缓慢，IC的各种封装布线设计及制作技术同样适用于无源元件集成，并可将小型化、集成化的无源元件封装在统一的封装结构中。为此，很多IDM和封装承包商积极推出新一代SIP(System in a package，系统封装或称其为封装内系统)技术及其产品，期望以此弥补SOC(System on a chip，片上系统)芯片的某些缺陷，推进在一个封装内的无源元件集成化，促进新世纪进入一个各类元器件的大集成时代。
关于SIP的内涵概念 封装就是将具有一定功能的芯片(die，芯粒或称籽芯、管芯)，置入密封在与其相适应的一个外壳壳体中，形成一个完善的整体，为芯片提供保护，并保障信号和功率的输入与输出，同时，将芯片工作时产生的热量散发到外部环境，确保器件能在所要求的外界环境及工作条件下稳定可靠地运行，尽管封装形成千差万别，且不断发展，但其生产过程大致可分为晶圆切片、芯片置放装架、内引线键合(电气互连)、密封等几十个阶段。国内外IDM和封装业界对究竟什么是SIP的内涵概念颇有争议，从不同角度作了很多探索，至今看法不一，各执一词，目前尚未统一成十分严格的表征，其技术方案相继被披露出来。简言之，SIP技术的研发者和评价者大致有以下多种对SIP内涵概念的表述：
•SIP是基于SOC的一种新封装技术，将一个或多个裸芯片及可能的无源元件构成的高性能模块装载在一个封装外壳内， 包括将这些芯片层叠在一起，且具备一个系统的功能。
•SIP将多个IC和无源元件封装在高性能基板上，可方便地兼容不同制造技术的芯片，从而使封装由单芯片级进人系统集成级。
•SIP是在基板上挖凹槽，芯片镶嵌其中，可降低封装体厚度，电阻、电容、电感等生成于基板上方，最后用高分子材料包封。常用的基板材料为FR-4、LCP(Liquid Crystal Polymer)。低温共烧多层陶瓷LTCC、Qsprey Metal Al/SiC颗粒增强金属基复合材料等。
•SIP在一个封装中密封多个芯片，通常采用物理的方法将两个或多个芯片重叠起来，或在同一封装衬底上将叠层一个挨一个连接起来，使之具有新的功能。
•SIP可实现系统集成，将多个IC以及所需的分立器件和无源元件集成在一个封装内，包括多个堆叠在一起的芯片，或将多个芯片堆叠整合在同一衬底上，形成的标准化产品，可以像普通的器件一样在电路板上进行组装。
•SIP为一个封装内集成了各种完成系统功能的电路芯片，是缩小芯片线宽之外的另一种提高集成度的方法，而与之相比可大大降低成本和节省时间。
•SIP实际上是多；S片封装MCP或芯片尺寸封装CSP的演进，可称其为层叠式MCP，堆叠式CSP，特别是CSP因生产成本低，将成为最优的集成无源元件技术，0201型片式元件也可贴放在较大CSP下方，但SIP强凋的是该封装内包含了某种系统的功能。
•SIP也就是多芯片堆叠的3D封装内系统(System-in-3D package)集成，在垂直芯片表面的方向上堆叠，互连两块以上裸芯片的封装，其空间占用小，电性能稳定，向系统整合封装发展。
•SIP将混合集成的无源元件封装于四面引线扁平封装QFP或薄微型封装TSOP的封装中，可有效地减少印刷电路板的尺寸，提高组装密度。
•SIP可嵌装不同工艺制作IC芯片，以及内嵌无源元件，甚至光器件和微机械电子系统MEMS，提供紧凑而性能优异的功能产品给用户。
•SIP通过各功能芯片的裸管芯及分立元器件在同一衬底的集成，实现整个系统功能，是一种可实现系统级芯片集成的半导体技术。
•SIP是指通过多芯片及无源元件(或无源集成元件)形成的系统功能集中于一个单一封装内，构成一个类似的系统器件。
•当SOC的特征尺寸更小以后，将模拟、射频和数字功能整合到一起的难度随之增大，有一种可选择的解决方案是将多个不同的裸芯片封装成一体，从而产生了系统级封装。以上表述多方面明确了SIP的内涵概念，基于系统化设计思想的SIP方案是富有创意的，所涉及到芯片、系统、材料、封装等诸多层面问题，涵盖十分广泛，是一个较宽泛的指称，将会随其技术的发展而扩充完善。
SIP的优势特性 SIP技术已有若干重要突破，架构上将芯片平面置放改为堆叠式封装的精、密度增加，性能大大提高，代表着封装技术的发展趋势，在多方面存在极大的优势特性，现大体归纳如下：
①SIP采用一个封装来完成一个系统目标产品的全部互连以及功能和性能参数，可同时利用引线键合与倒装焊互连以及别的IC芯片直接内连技术；
②封面积比增大，SIP在同一封装中叠加两个或更多的芯片，把Z方向的空间也利用起来，又不必增加封装引脚，两芯片叠装在同一壳内的封装与芯片面积比增加到170％，三芯片叠装可增至250％；
③在物理尺寸上必定是小的，例如，SIP封装体的厚度不断减少，最先进的技术可实现五层堆叠芯片只有1．0mm厚的超薄封装，三叠层芯片封装的重量减轻35％；
④SIP可实现不同工艺，材料制作的芯片封装形成一个系统，有很好的兼容性，并可实现嵌入集成化无源元件的梦幻组合，无线电和便携式电子整机中现用的无源元件至少可被嵌入30-50％，甚至可将Si、GaAs、InP的芯片组合一体化封装；
⑤SIP可提供低功耗和低噪声的系统级连接，在较高的频率下工作可以获得较宽的带宽，几乎与SOC相等的总线带宽；
⑥元件集成封装在统一的外壳结构中，可使总的焊点大为减少，也缩短了元件的连线路程，从而使电性能得以提高；
⑦缩短产品研制和投放市场的周期，SIP在对系统进行功能分析和划分后，可充分利用商品化生产的芯片资源，经过合理的电路互连结构及封装设计，易于修改、生产，力求以最佳方式和最低成本达到系统的设计性能，无需像SOC那样进行版图级布局布线，从而减少了设计、验证、调试的复杂性与系统实现量产的时间，可比SOC节省更多的系统设计和生产费用，投放市场的时间至少可减少1／4；
⑧采取多项技术措施，确保SIP具有良好的抗机械和化学侵害的能力以及高可靠性。
毫无疑问，SIP与SOC、多芯片组件MCM等有很多惊人的相似之处，分别提供实现不同级别电子系统的变通方法，尽管存在区别但并不是相互对立的技术，而是相辅相成适应市场的需求。SOC面临多项制约，如研发成本高，设计周期长，验证及生产工艺复杂等，在某些情况下是最佳选择，但绝不是所有系统级集成的唯一选择，多用于相对高端的市场，MCM将两个以上裸芯片和片式元器件组装在一块高密度多层互连基板上，然后封装在外壳内构成高密度功能电子组件、部件、子系统或系统，多采用混合集成技术，主要应用于有高可靠性要求而不太计较价格因素的高性能的电子领域中。与此相反，SIP是针对某个系统进行功能划分，选择优化的IC芯片及元件来实现这些功能，采用成熟的高密度互连技术与单芯片封装相同或相似的设备、材料、工艺技术制作生产，在封装中构成系统级集成，提高性能的同时降低成本，以其很高的性价比应用于中端市场。SIP的很多优势特性逐渐显露出来，所提出的最终目标是要研发获得能够灵活地将无源和有源元器件完全封装集成到一起构成系统的新技术。
SIP产品架构 SIP以满足手机等便携式电子整机产品的体积不断减小，功能日趋复杂的要求为发展契机，市场上已出现多种SIP产品架构，首次应用是将一个2Mb的SRAM和一个16Mb的闪存芯片叠加在一个封装中，实现EEPROM功能，用于手机。此后，很多顶级半导体厂商推出SIP叠层式存储器，可使小空间更快地存储更多数据，支持手机添加数据业务、数相机、娱乐、超小型PC等多种功能。Intel最先进的SIP技术可以让五层堆叠的闪存芯片达到1.0mm薄的超薄封装，已推出的5种产品具有X 16和X 32总线宽度以及SRAM、PSRAM、LP-SDRAM功能，存储容量可达1Gb，芯片采用多极单元MLC技术与0．13μm工艺制造。开发出六片芯片SIP，其上部为四个芯片，底部是两个芯片，尺寸大小为15×11×1.4mm，进一步支持手机的存储容量越来越大的需要。在单块存储卡上SIP集成多个闪存芯片，将使手持设备能够存储数十分钟长度的DVD视频，成千上万的高分辨率图像，超过30小时的数字音乐，或者数千兆的数据文件等信息，现在闪存芯片发展到0．09μm工艺，0．07μm和0．05μm的新一代工艺技术也已开始研发，有什么样的芯片，就需要相适应的封装，从过去的单一封装壳体演变成与被封装体不可分割的一部分，封装已涉及到被封装体内，IC生产流程的集中整合和继续垂直细分的趋势同时存在，两种截然相反的发展最终取决于生产体系的成本最小化因素。
从早期的将两个、三个或更多存储芯片叠装在同一壳体内，满足高速数据速率的存储带宽的需求外，扩展到把不同种类芯片叠装到一个壳内，开发包括数字信号处理器DSP+SRAM+闪存，专用集成电路ASIC+存储器，数字+模拟十射频，微控制器+存储器等其它的SIP应用。现代电子系统大都需要完成两种类型的运算，因而需要采用双处理器的CPU+DSP解决方案，DSP用于完成语音、图像、视频、音频信号的重复性复杂性运算的实时处理，CPU刚用于完成电源管理，人机界面协议栈操作，易于实现灵活控制，两者各有短长，有融合的趋势，两个核封装在一起，或将DSP的内核移植到单片PCU中的SOC集成。SIP智能功率器件将系统的控制部分和功率场效应MOS晶体管及驱动、保护、辅助电路等，融合于紧凑、性能强劲的绝缘式封装内。在1．6×1．6×0．6mm的SOT553／563单封装内集成多个瞬变电压抑制元件，形成微型封装集成瞬态电压保护器件，减少占用电路板空间达36％，降低厚度40％。对SIP产品架构方式的研发集中在片对片、片叠片、封装在超薄型外壳内再垂直叠放、衬底直焊等方面，芯片之间多数采用周边互连，某些是用阵列式互连，也有采用直接式；间接式两大类的互连，或晶圆级超级减薄露出内连柱及键合形成的互连，作为有系统功能的整体IC应用，但又不是一个单一的芯片。
SIP最张扬的架构是可以在封装内封装集成无源元件，首先将无源元件小型化及集成化后，再封装在统一的封装结构中，有一种简化结构：基板20mm2，厚2mm，中心挖凹槽，以便镶嵌一个约10mm见方、0．3mm薄的IC芯片(开凹槽可以降低总体厚度，降低厚度对于整机产品设计是非常关键的要求)，芯片上方与基板平齐，下方与基板之间充填10μm厚的环氧树脂作胶接剂；芯片上方排列着100个直径为67μm的接点，其间充填聚酰亚胺；接点上方制成各种电容、电阻及铜导体，它们之间以环氧树脂绝缘。封装内无源元件的集成化有LTCC和低温共烧铁氧体LTCF等技术，分别形成集成电容器、电阻器、电感器、平面变压器、EMI滤波器和EMI磁珠阵列等无源元件的陶瓷基板、磁性基板，尽可能多地将各种无源元件集成在一个单独的封装结构内，与在多层印制电路板中埋置无源元件、无源元件制作在硅芯片上同步发展。Philips的BGBl02体现了全新的SIP，在一个传统的超小型6×6mmHVQFN封装中结合了有源和无源元器件，综合了所有的射频组件，如收发器、平衡／不平衡变换器、切换和天线滤波器等，极大地简化了蓝牙应用的开发和生产。有一种2．4GHz的SIP产品，将射频、8051MCU、9通道12位。A／DC、外围元件、电感和滤波器全部集合在尺寸6×6mm的QFN封装中。还开发出存储器与基带IC的集合架构，在一个封装中集成了ASIC、CPU、同步DRAM、闪存各一片。
SIP的相关技术 SIP是IC产业链发展中的知识、技术、方法相互渗透交融，综合应用的结果，最大限度地灵活利用各种不同芯片资源和封装互连优势，尽可能地提高性能，降低成本，在做深做透的研发过程中涉及到多种技术问题，相关技术包括热设计，I／O口的重分布，减薄大规模IC芯片的背面厚度，若干芯片的层叠组装和高密集互连技术等。
在封装设计中，热设计是重要环节之一，热失效已成为封装失效的主要因素，占50％以上。对于SIP而言，系统的热耗散问题也是至关紧要的，能否迅速散热制约着设计的成败，在设计SIP时，必须事先仿真由系统功耗引起的温度分布状况和热传递过程，以数值模拟为手段，预测器件的传热特性，分析其对系统各方面的影响，并研究相应的散热处理方法，例如，采用导热性能好的材料，或减少基板厚度，不使芯片产生热失效所允许的输人功率耗散密度。
SIP的片间总线性能已成为提高系统内部总线带宽的关键，SIP内部芯片间采用的是非复用总线，使输入和输出路径分开，有丰富的连线资源，靠得很近的芯片减少了片间总线长度及电容，扩展片间连线的信号位数，提高工作频率。同时在片间也可以采用现有成熟的系统总线标准作为折衷方案，使IC芯片不经过大的改动即可应用，设计出适合SIP的片内总线和片间总线，能获得很高的效益，系统总线传输数据的带宽与时钟频率f，数据宽度W成正比。在封装衬底信号层上的布线和对引脚的某些线路的重新布置，即可简化芯片引脚与衬底的连接，互连线的延迟现象对于系统的设计有相当大的影响。
先进的封装技术要求芯片的厚度不断减薄，已制作图形晶圆的背面减薄是封装制造过程中的极为重要的工序，超精密磨削、研磨、抛光、腐蚀作为硅晶圆背面减薄工艺获得广泛应用，减薄后的芯片可提高热发散效率、机械性能、电性能、减小芯片封装体积，减轻划片加工量。目前，φ200mm已制作电路图形晶片的减薄水平是0.12-0.15mm，φ300mm晶片要达到这一水平还需要采用化学机械抛光、等离子腐蚀、先划片(半切割，切入晶圆后还剩下200μm)后研磨等技术，今后的发展趋势是达到0．05mm以下的厚度。硅晶片上电路层的有效厚度一般为5-10μm，为保证其功能，并有一定的支撑厚度，晶片的减薄极限为20-30μm。占总厚度90％左右的晶片是为保证在芯片制造、测试、运送过程中有足够的强度，φ300mm晶片的平均厚度为775μm，φ200mm晶片为725μm，因此，在电路层制作完成后，需要对其进行背面减薄，晶片越薄，其柔韧性越好，受外力冲击引起的应力也越小。
在两个叠层芯片之间加入隔离层薄膜后的柱状互连也可满足布线要求，各层均敷铜箔并刻蚀出布线图形，制作互连通孔并金属化，然后叠层。超薄设计将具有粘接性热塑树脂用作绝缘层的柔性底板(单层布线)中介层来使用，极薄柔性底板把芯片包起来，形成柔性底板夹着芯片的“夹层结构”，即使芯片厚度减薄到100μm以下，也不会使芯片受到过大的外力，在不损坏芯片的情况下就能将封装层叠起来，在lmm的封装高度内可嵌人5个芯片。
为实现高速连接，必须仔细设计薄膜互连线路。
封装发展趋势表明，封装设计自动化是个新兴的技术领域，高性能的芯片设计越来越多地采用芯片倒装技术，是SIP与集成的关键技术，通过芯片和衬底之间的电气连接，可直接把裸芯片衬底封装在一起，封装与芯片设计的整合是不可避免的。
前景 SIP综合运用现有的芯片资源及多种先进封装技术的优势，有机结合起来由几个芯片组成的系统构筑而成的封装，开拓了一种低成本系统集成的可行思路与方法，较好地解决了SOC中诸如工艺兼容、信号混合、电磁干扰EMI、芯片体积、开发成本等问题，在移动通信、蓝牙模块、网络设备、计算机及外设、数码产品、图像传感器等方面有很大的市场需求量。所Semico公司报道，世界SIP营销收入将从2002年的8200万美元增长到2007年的7．48亿美元，年均增长率达55．6％。日本新近预测，2007年世界有关应用SIP技术的LSI市场可望达1．2万亿日元，这是根据同期系统LSI的1／5可利用SIP技术计算而得的。
东芝的SIP目标是把移动电话的全部功能组合到一个封装内，Rohm大量生产用于PC机的SIP，Amkor公司月产百万块用于高频通信及存储器SIP。中国台湾封装大厂正积极发展SIP，与韩国一争高低。研究者发现：SIP技术需要克服的障碍不在于缺乏应用，也不是生产厂商不乐意采用这项技术，而是成品率问题。
在IC产业大投资、大发展之际。国内一些知名高校在211建设中，均将芯片封装和MEMS技术列为重点学科发展方向，应多方关注SIP技术研发动向，予以充分重视，有选择性地中西贯通。
非常好我支持^.^
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