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笔记本主板各种信号说明（其余的烦请各位达人继续补充，或者有什么错误的请指教） 很多的人在看笔记本图纸时，对里面的各种代号，弄不清楚！其实这些都是英文缩写！0 t$ R& I0 M' |/ [ G首先说 ALW,它的英文全称是 Alway,意思是总是，如+5VALW,它用在当电源插上后，这个 电压就应该都有的，所以我们在插上电源后，只有是 ALW，不管是 3VALW,还是 5VALW， 只要是 ALW，都应该有它相应的电压，它是给开机电路用的，如 EC 等。6 ?; F# H# W, X ; ?# |6 Y其次是 SUS，它的英文全称是 Suspend,意思是延缓，挂起的意思，如+3VSUS（SLP_S5# CTRLD POWER 这些将在上电时序中讲解） 它的电压产生实在 ALW 的电压后面， 当接收到 SUS_on 控制电压后就会产生此一系列的电压，此电压不是主要供给电压，只是为下一步的 电压产生提供铺垫，但不代表这电压不重要，没有 SUS 电压，后面的电压就不会产生。| # c/ ? v: ^ H* n& {7 B+ M& }, ['再次是 RUN 电压，RUN 电压没有缩写，它的意思就是跑、运行的意思，这个才是南北桥 工作的主要电压，当然南北桥也需要 SUS 电压。系统真正运行的话就需要 RUN 电压正常， 如果 RUN 电压不稳定会造成主板的不稳定。{: u% O! [2 w9 UPLTRST# 总复位信号: PLTRST#是 Intel& ICH9 整个平台的总复位(如： I/O、 BIOS 芯片、 网卡、 北桥等等)。在加电期间及当 S/W 信号通过复位控制寄存器（I/O 寄存器 CF9h）初始化一个硬复位序列时 ICH9 确定 PLTRST#的 状态。在 PWROK 和 VRMPWRGD 为高电平之后 ICH9驱动 PLTRST#最少 1 毫秒是无效的。当初始化通过复位控制寄存器 (I/O 寄存器 CF9h)时 ICH9 驱动 PLTRST#至少 1 毫秒是有效的。 注释: 只有 VccSus3_3 正常时 PLTRST#这个信号才起作用.) U( h8 e, i% a3 V1 c8 DTHRM# 信号# {: R7 k/ c4 A6 V& d6 g热报警信号:激活 THRM#为低电平信号使外部硬件去产生一个 SMI#或者 SCITHRMTRIP# 热断路信号: 当 THRMTRIP#信号为低电平型号时，从处理器发出热断路型号，ICH9 马 上转换为 S5 状态。ICH9 将不等待来自处理器的准予停止的信号返回便进入 S5 状态。9 z) }0 y ) t7 r2 v* R/ L# j* Y ?SLP_S3# S3 休眠控制信号: SLP_S3# 是电源层控制。当进入 S3（挂起到内存） 、S4（挂起到硬盘） 、 S5（软关机）状态时这个信号关掉所有的非关键性系统电源。0 `+ g: \/ E2 a6 wSLP_S4#8 |! R# D4 ]+ @1 e% vS4 休眠控制信号: SLP_S4# i 是电源层控制信号. 当进入 S4（挂起到硬盘） 、S5（软关机） 状态时这个信号关掉所有的非关键性系统电源。 注释: 这个 Pin 脚以前常用于控制 ICH9 的 DRAM 电源循环功能. 注释:在一个系统中关于 Intel 的 AMT 的支持，这个信号常用于控制 DRAM 的电源， 注释：在 M1 状态下（当主机处于 S3、S4、S5 状态及可操作子系统运行状态）这个信号被 强制为高电平连同 SLP_M#给 DIMM 提供充足的电$ s( ^& W+ E+ I0 G源用于可操作子系统。* q5 K3 L2 m/ M9 L% |! d( _. g# w0 z2 Y5 J8 VSLP_S5# S5 休眠控制信号: SLP_S5# 是一个电源层控制信号.当系统进入 S5（软关机）状态时 SLP_S5# 用于关闭系统所有的非关键性电源。, d, N, R$ q0 h ( ^/ F* H4 Y) D8 `- jSLP_M#6 ?% p8 _1 d% _9 t& g: H; k- S可操作睡眠状态控制信号:用于电源层控制 Intel AMT 子系统。 如果不存在可操作引擎固件， SLP_M#将与 SLP_S3#同步。7 ` {4 I5 h4 Y% ?# H9 s . e& P: U! T' w1 ]/ @& K& s! eS4_STATE#& w2 E- y 6 v1 k, A3 V) J* mS4 状态指针信号:当机器在 S4 或者 S5 状态下该信号为低电平有效。 当机器在 S3 状态时可 操作性引擎强制 SLP_S4#连同 SLP_S4#处于高' M. u+ n( a( d& m3 N电平，这个信号能用于其它设备了解本机的当前状态 。PWROK4 Z. [0 D9 H- p! U4 T电源正常信号:所有电源分配总线稳定 99ms 以及 PCICLK 稳定 1ms 时，PWROK 给南桥一 个有效标志。. PWROK 可以异步驱动。PWROK 低电平的，南桥就会认为 PLTRST#有效。& F$ o3 x$ Q5 u% S% J& G注释: 1. 在正常的三个 RTC 时钟周期里南桥使电源完全复位并生成完整的 PLTRST#信号输 出，PWROK 必须是最小值处于无效状态。' C% C- \) L0 g4 ]. @2. PWROK 必须无假信号，即使 RSMRST#是低电平。% o5 K% u0 F( F' Y8 q9 K0 J& @. u5 Q+ ]+ J3 c6 \CLPWROK4 |5 U1 L4 H, K8 S8 g. N控制 LINK 电源正常信号:当 CLPWROK 有效时，表示从电源到控制 LINK 子系统（北桥、 南桥等）是稳定的以及通知南桥使 CL_RST#无效# A! F7 ^# b7 ^ A& B直到北桥收到这个信号。 注释:RSMRST#无效之前 CLPWROK 不许有效。 注释:在 PWROK 有效之后 CLPWROK 不许有效。: K* C( |. K, X, f* OPWRBTN# 电源按钮:电源按钮将引起 SMI#或者 SCI 来指出系统的一个睡眠状态。如果系统已经是睡 眠状态，那么这个信号将触发一个唤醒事件。如果 PWRBTN#有效时间超过 4s，不管系统在 S0、S1、S3、S4 状态，这时都会无条件转 换到 S5 状态。这个信号的内部有一个上拉电阻6 p$ t6 F- |& Z' @/ y # V' U1 Y' x及输入端有一个内设的 16ms 防反跳的设计。4 k2 n( ^% S: U3 s. {RI#/ e' Z- M% x: W9 |' B' g铃声提示: 这个信号是一个来自 Modem 的输入信号。它允许一个唤醒事件，在电源故障的 时候进行保护 。SYS_RESET# 系统复位:防反跳之后这个信号强制一个内部的复位。如果 SMBus 空闲，南桥将马上复位， 另外，在系统强迫一个复位之前，SYS_RESET#将等待 25ms± 2ms 直到 SMBus 空闲。RSMRST# 恢复常态的复位信号:这个信号用于重置供电恢复逻辑, 所有电源都有效至少 10ms 这个信 号才会起作用,当解除有效后,这个信号是挂起的汇流排稳定的一个标志 。LAN_RST## b& o- C& s4 I' \LAN 复位:当这个信号有效的时候， LAN 内部控制器进行复位， LAN 的 ccLAN3_3 和 在 在 VccLAN1_05 及 VccCL3_3 电源正常状态下该信- u s6 q z l- c7 q号才会有效。当解除有效后,这个信号是 LAN 汇流排稳定的一个标志 注释: 1. 在 RSMRST# 解除有效之前 LAN_RST# 必须是有效的。 2. 在 PWROK 有效之后，LAN_RST# 必须有效。! y ) e+ z& c& p & x! R7 b' `& ?* {( k9 A, N6 l5 S3. 在 VccLAN3_3 和 VccLAN1_05 及 VccCL3_3 电源都正常的情况下 LAN_RST#必须有效 1ms。; ^) r3 C4 y ) Q) [- o4. 如果集成网卡不用 LAN_RST#可以把它连接到 Vss。% C) I# d, O4 L2 XWAKE# PCI Express* 唤醒事件 :边带唤醒信号在 PCI Express 插槽上有部件并发出唤醒请求信号 。MCH_SYNC# 北 桥 同 步 信 号 : 这 个 输 入 信 号 与 PWROK 在 内 部 是 相 与 的 ， 该 信 号 连 接 到 北 桥 的 ICH_SYNC# 输出端。& y ) u5 E# J5 V; pSUS_STAT# / LPCPD# 挂起状态信号:该信号有效表明系统马上要进入低功率状态。 它能监控这些设备以及内存从 正常模式进入挂起模式，也能用于隔离8 P: L! y 5 c$ C4 \) A* E# U5 M其它外围设备的输出并关闭它们的电源，该信号在 LPC I/F 上调用 LPCPD#来实现的。1 o4 r7 k6 Z & A$ f& H! u : M8 q$ B1 A7 e8 c/ e$ L1 X) PSUSCLK6 v2 j* f- t挂起时钟信号:这个时钟是 RTC 时钟发生器通过其它芯片产生的时钟来输出的。VRMPWRGD! q1 t1 W( U- q, }' A) f8 T, KCPU 电源正常信号:这个信号直接连接到 CPU 电源管理芯片，该信号正常表示 VRM 是稳 定的。这个输入信号与 PWROK 在内部是相与的 这个信号在挂起的时候是正常。5 e3 G( \2 x1 j6 T * \2 \( v6 v1 b4 j/ [3 l, l 2 v# t7 g* W! _9 j. e- o$ HCK_PWRGD时钟脉冲发生器电源正常信号:当主电源有效时这个信号去时钟发生器，当 SLP_S3#和 VRMPWRGD 两个信号都为高电平时这个信号也是* Q6 J& K. F5 j高电平有效。& j7 R7 B) h% t/ X7 j/ \PMSYNC# (仅用于笔记本电脑) / GPIO0 电源管理同步信号:当该信号有效，在退出 C5 或者 C6 时该信号由北桥使 CPUSLP#这个脚 无效。这个信号也可以用于 GPIO。( _2 U M* o) J; A* M b! mCLKRUN# (仅用于笔记本电脑)/ GPIO32 (仅用于桌面电脑)2 h6 p+ ~5 n+ C- F7 UPCI 时钟运行信号: 这个信号用于支持 PCICLKRUN 协议。当连接到外部设备时需要申请 重启时钟或者预防时钟停止。DPRSLPVR (仅用于笔记本电脑) / GPIO16, m$ Z, o7 `8 _ # F h1 f更深层睡眠-稳压信号:这个信号用于 VRM 在 C4 状态下将电压降到更低。当这个信号为高 电平，稳压器输出更低的深睡眠电压。该信号为低电平时 （默认值为低电平） 稳压器输出正常的电压。 ， （稳压器指 VRM： Voltage Regulator Module）( T, g) f& P5 q: H9 @& H3 o x( R 3 X2 o4 f1 ]& n/ z3 B9 nDPRSTP# (仅用于笔记本电脑) / TP1 (仅用于桌面电脑) 深度停机信号:这是 DPRSLPVR 信号的一个复制，低电平有效。信号 ADS#类型 I/O说明 Address Strobe： 地址锁存信号， 系统总线通过这个信号向芯片组发送请求阶段 2 个周期中的第一个周期。GMCH 芯片可以通过这个信号通过这个信号监视循环 和打断数据传输 BNR# I/O Block Next Request：次级申请阻止，当一个新的申请信号发出时，此/ N0 L! O/ X; n2 ^/ D4 D信号可以组织申请总线信号的其他申请信号。这个信号可以灵活地控制 CPU 总线引脚 BPRI# OBus Priority Request： 总线优先权申请， GMCH 芯片是唯一有权控制总$ L2 M) B8 U; V5 d线优先权的芯片，这个信号在 HCLK#信号有效时可以对系统总线产生作用 BREQ0# I/OBus Request 0：总线申请 0，GMCH 芯片在 CPURST#信号有效期! s) ^, ]! z- {# i5 ~间内把 BREQ0#信号拉低， CPURST# OCPU Reset：处理器复位，当 ICH 芯片发出的 PCIRST#信号后，' Z# \. ~2 d5 W6 z% w: IGMCH 芯片会向 CPU 发送 CPURST#信号，来将 CPU 复位DBSY#I/OData Bus Busy：数据总线繁忙信号，当多路数据同时传输时，此信号可以保障数据传输 DEFER# O Defer：延迟，按照 GMCH 芯片的延迟要求进行定期延迟信号，另外此信号也为 CPU 重新尝试操作提供了时间保障 DIVN[0：3]# I/O Dynamic Bus Inversion：动态总线反向信号，和 HD[0:63]信号& f# x8 n( m9 o# _ O* u一起被驱动，信号被取反后发送 DPSLP# C4 状态的控制 DRDY# I/O IDeep sleep：深度待机，此信号由 ICH 芯片驱动，为 CPU 提供 C3 或Data Ready：数据准备完成，当数据在传输之前，准备完成后，产4 |& Q. ]6 e/ I* Z% h4 M9 V: D生这个信号，数据等待传输 HA[31:3]# I/OHost Address Bus：主机地址总线，HA[31:0]信号与 CPU 的地址总线相连，注意 CPU 的地址总线是被取反的 HADSTB[1:0]# I/O Host Address Strobe： 主地址锁存信号， HA[31:3]#信号与 CPU8 A, W' A V; P) j _: I总线相连，在 CPU 周期内，HA[31:3]# 和 HREQ[4:0]#有 2 倍的转换比率 HD[63:0]# I/OHOST DATA： 主机数据总线， 这个信号与 CPU 的数据总线相连，HD[63:0]在数据总线上以 4 倍速速率进行传输。注意：数据信号在处理器上传输时被置反 HDSTBP[3:0]#( v' z! ^# C/ N0 S) S/ h# HHDSTBN[3:0]#I/ODifferential Host Data Strobes：差分主机数据选通信号，这个/ Y& [& r/ a1 \/ h* a! N7 l信号用于同步传输多路 HD[63:0]信号和 DIVN[3:0]信号 选通信号 数据位; B/ u- P7 N& }HDSTBP[3]#，HDSTBN[3]# HDSTBP[2]#, HDSTBN[2]# HDSTBP[1]#, HDSTBN[1]# HDSTBP[0]#, HDSTBN[0]#! ?: q& b& Z 7 F& T/ |8 g+ tHD[63:48]#, DINV[3]# HD[47:32]#, DINV[2]# HD[31:16]#, DINV[1]# HD[15:0]#, DINV[0]## V3 G8 |) a9 v$ D9 i% `* Z( f% u5 A* \; q: O) @7 V# b5 R! R. l& UHIT# HITM# 任务 HLOCK#I/O I/OHit：高速缓存保持不变的请求总线& b' p! E, a) gHit Modofied：高速缓存保持变更的请求总线，并且承担提供总线的I/OHost Lock：主机锁信号，所有的 CPU 周期都受 HLOK#信号和ADS#信号控制。当 HLOCK#信号由 CPU 发出的时候，GMCH 的内存接口将无法使用 信号 类型 说明 主机接口 ADS# I/O Address Strobe： 地址锁存信号， 系统总线通过这个信号向芯片组发送 请求阶段 2 个周期中的第一个周期。GMCH 芯片可以通过这个信号通过这个信号监视循环 和打断数据传输 BNR# I/O Block Next Request：次级申请阻止，当一个新的申请信号发出时，此( v* i# U/ S* T9 m: ]. i - ?3 q0 k8 Q- \& [6 [) b! b' E 3 I. x9 A+ x3 f# s0 t6 Q& |1 b信号可以组织申请总线信号的其他申请信号。这个信号可以灵活地控制 CPU 总线引脚 BPRI# O Bus Priority Request： 总线优先权申请， GMCH 芯片是唯一有权控制总 线优先权的芯片，这个信号在 HCLK#信号有效时可以对系统总线产生作用 BREQ0# I/O Bus Request 0：总线申请 0，GMCH 芯片在 CPURST#信号有效期 间内把 BREQ0#信号拉低， CPURST# O CPU Reset：处理器复位，当 ICH 芯片发出的 PCIRST#信号后， GMCH 芯片会向 CPU 发送 CPURST#信号，来将 CPU 复位 DBSY# I/O Data Bus Busy：数据总线繁忙信号，当多路数据同时传输时，此信 号可以保障数据传输 DEFER# O Defer：延迟，按照 GMCH 芯片的延迟要求进行定期延迟信号，另 外此信号也为 CPU 重新尝试操作提供了时间保障 DIVN[0：3]# I/O Dynamic Bus Inversion：动态总线反向信号，和 HD[0:63]信号 一起被驱动，信号被取反后发送 DPSLP# I Deep sleep：深度待机，此信号由 ICH 芯片驱动，为 CPU 提供 C3 或 C4 状态的控制 DRDY# I/O Data Ready：数据准备完成，当数据在传输之前，准备完成后，产 生这个信号，数据等待传输 HA[31:3]# I/O Host Address Bus：主机地址总线，HA[31:0]信号与 CPU 的地址 总线相连，注意 CPU 的地址总线是被取反的 HADSTB[1:0]# I/O Host Address Strobe： 主地址锁存信号， HA[31:3]#信号与 CPU 总线相连，在 CPU 周期内，HA[31:3]# 和 HREQ[4:0]#有 2 倍的转换比率 HD[63:0]# I/O HOST DATA： 主机数据总线， 这个信号与 CPU 的数据总线相连， HD[63:0]在数据总线上以 4 倍速速率进行传输。注意：数据信号在处理器上传输时被置反( w- V7 n6 _5 E$ e1 m3 n 7 d L/ Z O' X! o + N# N( {9 }2 Q& R4 x : T4 h & F. ?+ f5 H2 A, @: Z 4 ?' J& f/ l+ y + o2 \& m , O% z+ T, V- Y, M8 q, y 4 SHDSTBP[3:0]# HDSTBN[3:0]# I/O Differential Host Data Strobes：差分主机数据选通信号，这个 信号用于同步传输多路 HD[63:0]信号和 DIVN[3:0]信号 选通信号 数据位 HDSTBP[3]#，HDSTBN[3]# HD[63:48]#, DINV[3]# HDSTBP[2]#, HDSTBN[2]# HD[47:32]#, DINV[2]# HDSTBP[1]#, HDSTBN[1]# HD[31:16]#, DINV[1]# HDSTBP[0]#, HDSTBN[0]# HD[15:0]#, DINV[0]#1 d6 ?. t% X( V5 C7 G, K 4 n B2 d& s% f2 D' M! ^; o h / X/ m( d) W% a& u& b7 {# H: bHIT# I/O Hit：高速缓存保持不变的请求总线 HITM# I/O Hit Modofied：高速缓存保持变更的请求总线，并且承担提供总线的 任务 HLOCK# I/O Host Lock：主机锁信号，所有的 CPU 周期都受 HLOK#信号和 ADS#信号控制。当 HLOCK#信号由 CPU 发出的时候，GMCH 的内存接口将无法使用 HREQ# I/O Host Request Command：主机申请指挥信号，给每个申请信号定义， GMCH 芯片控制每个申请信号的权限 HTRDY# O Host Target Ready： 主机目标准备完成，此信号表示处理器处理的 目标能进入数据传送阶段 RS[2:0] O Response Status：应答状态信号，所表示的应答信号为： 000 空闲状态; K0 y 8 {; P* f4 m - Q- ~9 S2 u 8 L+ ]% T6 y 5 G2 W, p P % b& K! L# B Q3 v$ A& j$ I \1 o) ^+ y 5 u4 M- ]001 再次尝试回答 010 应答延迟 011 应答预约（不由 GMCH 驱动） 100 硬件错误（不由 GMCH 驱动） 101 无数据应答 110 内部写回 111 正常应答 DDR SDRAM 接口 SCS[3:0]# O Chip Select： 片选信号， 这些引脚可以选择特定的 DDR SDRAM 内 存 SMA[12:0] O Multiplexed Memory Address：多路传输存储器地址，这些信号用 来为 DDR SDRAM 内存提供多路传输的行、列地址 SBA[1:0] O Bank Select (Memory Bank Address)：存储层选择，这个信号定义每个 DDR SDRAM 内存中哪些层被选中 SRAS# O DDR Row Address Strobe： DDR 行地址锁存 SCAS# O DDR Column Address Strobe： DDR 列地址锁存 SWE# O Write Enable：写入允许，同 SCAS#和 SRAS#配合使用 SDQ[71:0] I/O Data Lines：数据线，这些数据线用于同 DDR SDRAM 内存的数 据线连接 SDQS[8:0] I/O Data Strobes：数据锁存，这个信号是为了获取数据时使用的，在 写周期内，SDQS[8:0]把内部存的数据连成一个环行，来保证数据不丢失，在读周期内， SDQS[8:0]把内部存的数据排成一行，逐个读入数据 SCKE[3:0] O CLOCK Enable：时钟允许，这个引脚向 DDR SDRAM 内存发送 刷新指令或者电源中断指令 SMAB[5,4,2,1] O Memory Address Copies：存储器地址拷贝，这个信号和 SMA[5,4,2,1]是相同的，用于减少指令时钟周期读取地址信号的时间 SDM[8:0] O Data Mask：数据标记，在写周期的时候，这个信号如果有效，传 输的数据将会被打上标记 RCVENOUT# O Reserved output：应答输出 RCVENIN# O Reserved input：应答输入 AGP 接口信号 GST[2:0] O Status： 状态， AGP 提供状态信号来控制 AGP 工作在什么工作状 向 态下（000~111 共 8 种工作状态） GADSTB[0] I/O Address/Data Bus Strobe-0：地址/数据总线选通信号 0，为 AD[15:0]和 C/BE[1:0]#信号提供 2 倍速或是 4 倍速的数据时钟控制信号1 A1 B4 a& K+ z, |* Q 5 i7 q! ?6 {0 j5 ]& ^2 h 5 V! W' K% s/ G+ {2 `' `- t+ F 0 X! R8 P8 {* _0 k 9 O) T+ n1 l A 2 |% n, j) T \3 T. D# y 9 H 6 V% O% ^8 @, u* w' r3 }3 l 6 z$ p$ V: l& ~ 1 x- S% B+ U; ? ( R) I2 G5 D* A) ?1 S1 {: c ` . {2 J4 [& G/ Q& _6 O7 U 9 v7 V, x& n8 b# X) l 4 w% `' |) V7 A% H9 ~ r 9 e( k- [& U4 V7 Q+ t& n# l2 t / A+ i9 _7 b4 m: q& f0 H l3 j2 ~4 h主板信号直接看1 主板上各种信号说明一、CPU 接口信号说明 1. ν A[31:3]# I/O Address（地址总线）这组地址信号定义了 CPU 的最大内存寻址空间为 4GB。在地址周期的第一个子周期中，这些 Pin 传输的是 交易的地址，在地址周期的第二个子周期中，这些 Pin 传输的是这个交易的信息类型。 2. A20M# I Adress-20 Mask（地址位 20 屏蔽）ν此信号由 ICH （南桥） 输出至 CPU 的信号。 它是让 CPU 在 Real Mode （真实模式） 时仿真 8086 只有 1M Byte（1 兆字节） 地址空间， 当超过 1 Mbyte 位空间时 A20M＃为 Low， A20 被驱动为 0 而使地址自动折返到第一个 1Mbyte 地址空间上。 3. ν ADS# I/O Address Strobe（地址选通）当这个信号被宣称时说明在地址信号上的数据是有效的。在一个新的交易中，所有 Bus 上的信号都在监控ADS#是否有效，一但 ADS#有效，它们将会作一些相应的动作，如：奇偶检查、协义检查、地址译码等操作。 4. ν ADSTB[1:0]# I/O Address Strobes这两个信号主要用于锁定 A[31:3]#和 REQ[4:0]#在它们的上升沿和下降沿。相应的 ADSTB0#负责 REQ[4:0]#和 A[16:3]#，ADSTB1#负责 A[31:17]#。 5. AP[1:0]# ν 6. BCLK[1:0] I/O Address Parity（地址奇偶校验）这两个信号主要用对地址总线的数据进行奇偶校验。 I Bus Clock（总线时钟）这两个 Clock 主要用于供应在 Host Bus 上进行交易所需的 Clock。ν 7. ν BNR# I/O Block Next Request（下一块请求）这个信号主要用于宣称一个总线的延迟通过任一个总线代理，在这个期间，当前总线的拥有者不能做任何 一个新的交易。8. νBPRI#IBus Priority Request（总线优先权请求）这个信号主要用于对系统总线使用权的仲裁，它必须被连接到系统总线的适当 Pin 。当 BPRI#有效时，所有其它的设备都要停止发出新的请求，除非这个请求正在被锁定。总线所有者要始终保持 BPRI#为有效，直到所有 的请求都完成才释放总线的控制权。 9. BSEL[1:0] I/O Bus Select（总线选择）ν 这两组信号主要用于选择 CPU 所需的频率，下表定义了所选的频率： 10. ν D[63:0]# I/O Data（数据总线）这些信号线是数据总线主要负责传输数据。 它们提供了 CPU 与 NB （北桥） 之间 64 Bit 的通道。 只有当 DRDY# 为 Low 时，总在线的数据才为有效，否则视为无效数据。 11. DBI[3:0]# I/O Data Bus Inversion（数据总线倒置）ν这些信号主要用于指示数据总线的极性，当数据总在线的数据反向时，这些信号应为 Low。这四个信号每 个各负责 16 个数据总线，见下表： 12. DBSY# I/O Data Bus Busy（数据总线忙）ν当总线拥有者在使用总线时， 会驱动 DBSY#为 Low 表示总线在忙。 当 DBSY#为 High 时， 数据总线被释放。 13. DP[3:0]# ν 14. ν DRDY# I/O Data Parity（数据奇偶校验）这四个信号主要用于对数据总在线的数据进行奇偶校验。 I/O Data Ready（数据准备）当 DRDY#为 Low 时，指示当前数据总在线的数据是有效的，若为 High 时，则总在线的数据为无效。 15. DSTBN[3:0]# I/O Data StrobeData strobe used to latch in D[63:0]#ν : 16. DSTBP[3:0]# I/O Data Strobe D[63:0]# :Data strobe used to latch inν 17. ν FERR# OFloating Point Error（浮点错误）这个信号为一 CPU 输出至 ICH（南桥）的信号。当 CPU 内部浮点运算器发生一个不可遮蔽的浮点运算错误 时，FERR#被 CPU 驱动为 Low。 18. GTLREF 这个信号用于设定 GTLν 19. IGNNE# I GTL Reference（GTL 参考电压） 2Bus 的参考电压，这个信号一般被设为 Vcc 电压的三分之二。 I Ignore Numeric Error（忽略数值错误）ν这个信号为一 ICH 输出至 CPU 的信号。当 CPU 出现浮点运算错误时需要此信号响应 CPU。IGNNE#为 Low时，CPU 会忽略任何已发生但尚未处理的不可遮蔽的浮点运算错误。但若 IGNNE#为 High 时，又有错误存在时， 若下一个浮点指令是 FINIT、FCLEX、FSAVE 等浮点指令中之一时，CPU 会继续执行这个浮点指令但若指令不是上 述指令时 CPU 会停止执行而等待外部中断来处理这个错误。 20. ν INIT# I Initialization（初始化）这个信号为一由 ICH 输出至 CPU 的信号， 与 Reset 功能上非常类似， 但与 Reset 不同的是 CPU 内部 L1 Cache和浮点运算操作状态并没被无效化。但 TLB（地址转换参考缓存器）与 BTB（分歧地址缓存器）内数据则被无效化 了。INIT＃另一点与 Reset 不同的是 CPU 必须等到在指令与指令之间的空档才会被确认，而使 CPU 进入启始状态。 21. ν INTR I Processor Interrupt（可遮蔽式中断）这个信号为一由 ICH 输出对 CPU 提出中断要求的信号，外围设备需要处理数据时，对中断控制器提出中断要求，当 CPU 侦测到 INTR 为 High 时，CPU 先完成正在执行的总线周期，然后才开始处理 INTR 中断要求。 22. ν PROCHOT# I/O Processor Hot（CPU 过温指示）当 CPU 的温度传感器侦测到 CPU 的温度超过它设定的最高度温度时，这个信号将会变 Low，相应的 CPU 的温度控制电路就会动作。 23. PWRGOOD I Power Good（电源 OK）ν这个信号通常由 ICH（南桥）发给 CPU，来告诉 CPU 电源已 OK，若这个信号没有供到 CPU，CPU 将不能 动作。 24. REQ[4:0]# I/O Command Request（命令请求）ν这些信号由 CPU 接到 NB（北桥） ，当总线拥有者开始一个新的交易时，由它来定义交易的命令。 25. RESET# I Reset（重置信号）ν当 Reset 为 High 时 CPU 内部被重置到一个已知的状态并且开始从地址 0FFFFFFF0H 读取重置后的第一个指令。CPU 内部的 TLB（地址转换参考缓存器） 、BTB（分歧地址缓存器）以及 SDC（区段地址转换高速缓存）当重 置发生时内部数据全部都变成无效。 26. RS[2:0]# ν 27. ν STKOCC# I Response Status（响应状态）这些信号由响应方来驱动，具体含义请看下表： O Socket Occupied（CPU 插入）这个信号一般由 CPU 拉到地，在主机板上的作用主要是来告诉主机板 CPU 是不是第一次插入。若是第一次 插入它会让你进 CMOS 对 CPU 进行重新设定。 28. SMI＃ I System Management Interrupt（系统管理中断）ν 此信号为一由 ICH 输出至 CPU 的信号，当 CPU 侦测到 SMI#为 Low 时，即进入 SMM 模式（系统管理模式） 并到 SMRAM（System Management RAM）中读取 SMI＃处理程序，当 CPU 在 SMM 模式时 NMI、INTR 及 SMI#中 断信号都被遮蔽掉，必需等到 CPU 执行 RSM（Resume）指令后 SMI#、NMI 及 INTR 中断信号才会被 CPU 认可。 29. ν 28. ν STPCLK# I Stop Clock（停止时钟）当 CPU 进入省电模式时，ICH（南桥）将发出这个信号给 CPU，让它把它的 Clock 停止。 TRDY# I/O Target Ready（目标准备）当 TRDY#为 Low 时，表示目标已经准备好，可以接收数据。当为 High 时，Target 没有准备好。 VID[4:0] ν O Voltage ID（电压识别）29.这些讯号主要用于设定 CPU 的工作电压，在主机板中这些信号必须被提升到最高 3V。 二、VGA 接口信号说明1.HSYNCOCRT Horizontal Synchronization（水平同步信号） ν 这个信号主要提供 CRT 水平扫描的信号。2.VSYNCOCRT Vertical Synchronization（垂直同步信号） 这个信号主要提供 CRT 垂直扫描的信号。ν3.RED νORED analog video output（红色模拟信号输出）这个信号主要为 CRT 提供红基色模拟视频信号。 O Green analog video output（绿色模拟信号输出） 34.GREEN这个信号主要为 CRT 提供绿基色模拟视频信号。ν 5. BLUE ν 6. ν OBlue analog video output（蓝色模拟信号输出）这个信号主要为 CRT 提供蓝基色模拟视频信号。 I Resistor Set（电阻设置）REFSET这个信号将会连接一颗电阻到地，主要用于内部颜色调色板 DAC。这颗电阻的阻值一般为 169 奥姆，精度 为 1％。 7. ν DDCA_CLK I/O Analog DDC Clock这个信号连接 NB（北桥）与显示器，这个 Clock 属于 I?C 接口，它与 DDCA_DATA 组合使用，用于读取显示器的数据。 8. ν DDCA_DATA I/O Analog DDC Clock这个信号连接 NB（北桥）与显示器，这个 Data 与 Clock 一样也属于 I?C 接口，它与 DDCA_CLK 组 合使用，用于读取显示器的数据。 三、AGP 接口信号说明 1. GPIPE# I/O Pipelined Read（流水线读）ν 这个信号由当前的 Master 来执行， 它可以使用在 AGP 2.0 模式， 但不能在 AGP 3.0 的规范使用。 在 AGP 3.0 的规范中这个信号由 DBI_HI（Dynamic Bus Inversion HI）代替。 2. GSBA[7:0] I Sideband Address（边带地址）这组信号提供了一个附加的总线去传输地址和命令从 AGPν Master（显示卡）到 GMCH（北桥） 。 3. GRBF# I Read Buffer Full（读缓存区满） ν 数据。当 RBF#为 Low 时，中裁器这个信号说明 Master 是否可以接受先前以低优先权请求的要读取的 将停止以低优先权去读取数据到 Master。 4. ν GWBF# IWrite Buffer Full（写缓存区满）这个信号说明 Master 是否可以准备接受从核心控制器的快写数据。当 WBF#为 Low 时，中裁器将停止这 个快写数据的交易。 5. ν 6. ADSTB0 ST[2:0] O Status Bus（总线状态）这组信号有三 BIT，可以组成八组，每组分别表示当前总线的状态。 I/O AD Bus Strobe 0（地址数据总线选通）这个信号可以提供 2X 的时序为 AGP，它负责总线 AD[15:0]。ν 7. ADSTB0# ν 8. ADSTB1 I/O AD Bus Strobe 0（地址数据总线选通）这个信号可以提供 4X 的时序为 AGP，它负责总线 AD[15:0]。 I/O AD Bus Strobe 1（地址数据总线选通）这个信号可以提供 2X 的时序为 AGP，它负责总线 AD[31:16]。ν 9. ADSTB1# ν 10. SB_STB I/O AD Bus Strobe 1（地址数据总线选通）这个信号可以提供 4X 的时序为 AGP，它负责线总 AD[31:16]。 I SideBand Strobe（SideBand 选通） Master 驱动。这个信号主要为 SBA[7:0]提供时序，它总是由 AGPν 11. SB_STB# ISideBand Strobe（SideBand 选通）这个信号为 SBA[7:ν 0]提供时序只在 AGP 4X 模式，它总是由 AGP Master 驱动。 12. CLK ν 13. PME# O CLOCK（频率）为 AGP 和 PCI 控制信号提供参考时序。 Power Management Event（电源管理事件）这个信号在 AGPν协议中不使用，但是它用在 PCI 协议中由操作系统来管理。关于 PME#的详细定义请参加 PCI 协议规范。 14. TYPEDET# Type Detect（类型检查）ν从 AGP 发展来看，有 1X、2X、4X 和 8X 四种模式，每种模式所使用的电压也不尽相同，那 AGP 控制器怎么知到你插的是什么样的显卡呢？就是通过这个信号来告诉 AGP Control 的。用这个信号来设定当前显卡所需的电 压。 15. FRAME# I/O Frame（周期框架）在 AGP 管道传输时这个信号不使用，这个信号只用在 AGP 的快写方式。ν 16. IRDY# I/O Initiator Ready（起始者备妥） 4这个信号说明 AGPνMaster 已经准备好当前交易所需的数据，它只用在写操作，AGP Master 不允许插入等 待状态。17.TRDY#I/OTarget Ready（目标备妥）这个信号说明 AGPν 18. ν 19. ν 20.Target 已经准备好整个交易所需要读的数据，这个 Target 可以插入等待状态。 I/O Stop（停止）STOP#这个信号在 AGP 交易时不使用。对于快写方式，当 STOP#为 Low 时，停止当前交易。 DEVSEL# I/O Device Select（设备选择）在 AGP 交易时不使用。在快写方式，当在一个交易不能完成时，它就会被使用。 REQ# I Request（请求） AGP 交易。这个信号用于向中裁器请求当前总线使用权为开始一个 PCI orν 21. ν GNT# OGrant（保证）当中裁器收到 Initiator 发出请求后， 若当前总线为空闲， 中裁器就会通过 GNT#把总线控制权交给 Initiator。 22. AD[31:0] ν 23. C/BE[3:0]# I/O Address Data Bus（数据地址总线）这些信号用来传输地址和数据。 I/O Command/Byte Enable（命令／位致能） Master 做写交易时，提供有效的位信息。当一个交易开始时，提供命令信息。在 AGPν四、Memory 接口信号说明 1. ν SCMDCLK[5:0] O Differential DDR Clock(时钟输出）SCMDCLK 与 SCMDCLK#是差分时钟输出对，地址和控制信号都在这个两个 Clock 正负边沿的交叉点采样。 每个 DIMM 共有三对。 2. SCMDCLK[5:0]# ν 3. SCS[3:0]# O Differential DDR Clock(时钟输出）这个 Clock 信号的意义同上。 O Chip Select（芯片选择）当这些信号有效时，表示一个 Chip 已被选择了，每个信号对应于 SDRAM 的一行。ν 4. SMA[12:0] ν 5. ν SBA[1:0] O Memory Address（内存地址）这些信号主要用于提供多元的行列地址给内存。 O Bank Address（Bank 选择）这个些信号定义了在每个内存行中哪个 Bank 被选择。Bank 选择信号和内存地址信号联合使用可寻址到内 存的任何单元。 6. SRAS# O Row Address（行地址）ν 行地址，它和 SCAS#、SWE#一起使用，用来定义内存的命令。 7. SCAS# O Column Address（列地址）ν 列地址，它和 SRAS#、SWE#一起使用，用来定义内存的命令。 8. SWE# O Write Enable（写允许）写允许信号，它与 SRAS#、SCAS#一起使用，用来定义内存的命令。ν 9. SDQ[63:0] ν 10. SDM[7:0] I/O Data Lines（数据线）这些信号线用于传输数据。 O Data Mask（数据屏蔽）当在写周期有效时，在内存中传输的数据被屏蔽。在这八个信号中每个信号负责八根数据线。ν 11. SDQS[7:0] ν 12. I/O Data Strobe（数据选通）这些信号主要用于捕获数据。这八个信号每个信号负责八根数据线。 O Clock Enable（时钟允许） νSCKE[3:0]这个信号在上电时对内存进行初始化，它们也可以用于关闭不使用的内存数据行。 五、HUB 接口信号说明 1. HL[10:0] I/O Packet Data（数据包）这些信号主要用于 Hub Interface 读写操作时传输数据。ν 2. 3. HISTRS HISTRF I/O I/O Packet Strobe（数据选通） Packet Strobe Complement inteface 上传输与接收数据。 5这个信号与 HISTRS 一起在 HUBν六、LAN LINK 接口信号说明 1. LAN_CLK 这个信号由 Lanν 2. LAN_RXD[2:0] I Lan I/F Clock（网络时钟）Chipset 驱动输出，它的频率范围在 5~50Mhz。 I Received Data（接收数据）这些信号是由 Lan Chipset 驱动输出到南桥。ν 3. LAN_TXD[2:0] O Transmit Data（传输数据）这些信号是南桥驱动输出到 Lan Chipset。ν 4. LAN_RSTSYNC O Lan Reset（Lan Chip 复位信号）七、EEPROM 接口信号说明 1. EE_SHCLK ν 2. EE_DIN O EEPROM Shift Clock（EEPROM 时钟）这个信号由南桥驱动输出到 EEPROM。 I EEPROM Data In（EEPROM 数据输入）这个信号是由 EEPROM 传数据到南桥。ν 3. EE_DOUT ν 4. EE_CS O EEPROM Data Out（EEPROM 数据输出）这个信号是由南桥传数据到 EEPROM。 O EEPROM Chip Select（片选信号）当这个信号有效时 EEPROM 被选择。ν八、PCI 接口信号说明 1. ν AD[31:0] I/O Address Data Bus（地址数据总线）是用来传送起始地址。在内存或组态的交易期间，此地址的分辨率是一个双字组(Double Word)(即地址可 被四整除)，在读取或写入的交易期间，它是一个字节特定地址。 2. PAR I/O Parity Signal（同位信号）ν在地址阶段完成后一个频率，或是所有写入交易的数据阶段期间，在 IDRY#被驱动到僭态后一个频率，由Initiator 驱动。所有读取交易的数据阶段期间，在 TRDY#被驱动到僭态后一个频率，它也会被目前所寻址的 Target 驱动。在地址阶段完成后的一个频率，Initiator 将 PAR 驱动到高或低态，以保证地址总线 AD[0:31]与四条指令/位 组致能线 C/BE#[0:3]是偶同位（Even Parity） 。 3. C/BE[3:0]# I/O Command/Byte Enable（指令或字节致能） Bus 上传输数据时，用来由 Initiator 驱动，在 AD Bus 上传输地址时，用来表示当前要动作的指令。在 ADν表示在目前被寻址之 Dword 内将要被传输的字节，以及用来传输数据的数据路径。 4. RST# O PCI Reset（复位信号） Master 及 Target 状态机器与输出驱动器回到当重置信号被驱动成低态时，它会强迫所有 PCI 组态缓存器 ν初始化状态。RST#可在不同步于 PCI CLK 边缘的状况下，被驱动或反驱动。RST#的设定也将其它的装置特定功能 初始化，但是这主题超出 PCI 规格的D围。所有 PCI 输出信号必须被驱动成最初的状态。通常，这表示它们必须是 三态的。 5. ν FRAME# I/O Cycle Frame（周期框架）是由目前的 Initiator 驱动，它表示交易的开始（当它开始被驱动到低态时）与期间（在它被驱动支低态期间） 。为了碓定是否已经取得总线拥有权，Master 必须在同一个 PCI CLK 信号的上边缘，取样到 FRAME#与 IRDY# 都被反驱动到高态，且 GNT#被驱动到低态。交易可以是由在目前的 Initiator 与目前所寻址的 Target 间一到多次数 据传输组成。当 Initiator 准备完成最后一次数据阶段时，FRAME#就会被反驱动到高态。 6. Initiatorν IRDY# I/O Initiator Ready（备妥）备妥被目前的 Bus Master（交易的 Initiator）驱动。在写入期间，IRDY#被驱动表示 Initiator 准备接收从目前所寻址的 Target 传来的资料。为了确定 Master 已经取得总线拥有权，它必须在同一个 PCI CLK 信号 的上升边缘，取样到 FRAME#与 IRDY#都被反驱动到高态，且 GNT#被驱动到低态。 7. ν TRDY# I/O Target Ready（目标备妥）Target 备妥被目前所寻址的 Target 驱动。当 Target 准备完成目前的数据阶段(数据传输)时，它就会被驱动 驱动 TRDY#到低态且 Initiator 驱动 IDRY#到低态的话，到低态。如果在同一个 PCI CLK 信号的上升边缘，Target则此数据阶段便告完成。在读取期间，TRDY#被驱动表示 Target 正在驱动有效的数据到数据总线上。在写入期间， TRDY#被驱动表示 Target 准备接收来自 Master 的资料。 等待状态会被插入到目前的资料阶段里， 直到取样到 TRDY# 与 IRDY#都被驱动到低态为止。 8. ν 9. ν STOP# I/O 6 Stop（停止）Target 驱动 STOP#到低态，表示希望 Initiator 停止目前正在进行的交易。 DEVSEL# I/O Device Select（设备选择信号）该信号有效时，表示驱动它的设备已成为当前防问的目标设备。换言之，该信号的有效说明总在线某处的某一设备已被选中。如果一个主设备启动一个交易并且在 6 个 CLK 周期内设有检测到 DEVSEL#有效，它必须假定 目标设备没能 反应或者地址不存在，从而实施主设备缺省。 10. IDSEL I Initialization Device Select（初始化设备选择）IDSEL 是 PCI 装置的一个输入端，并且在存取某个装置的组态缓存器期间，它用来选择芯片。ν 11. ν LOCK# I/O Lock（锁定）这是在一个单元（Atomic）交易序列期间（列如：在读取/修改/写入操作期间） ，Initiator 用来锁定（Lock） 目前所寻址的 Target 的。 12. ν REQ# I Request（请求）表示管理者要求使用总线，此为一对一之信号，每一管理者都有与其相对应之 REQ#信号。 13. GNT# O Grant（保证）ν表示管理者对总线使用之要求已被同意，此为一对一之信号，每一管理者都有与其相对应之 GNT#信号。 九、Serial ATA 接口信号说明 1. 2. SATA0TXP SATA0TXN O O Serial ATA 0 Transmit（串行 ATA0 传送） Serial ATA 0 Transmit（串行 ATA0 传送）这个信号与 SATA0TXP 组成差分信号对，用于传输数据。ν 3. 4. SATA0RXP SATA0RXN ν 5. 6. SATARBIAS SATARBIAS# I I Serial ATA 0 Receive（串行 ATA0 接收） Serial ATA 0 Receive（串行 ATA0 接收）这个信号与 SATA0RXP 组成差分信号对，用于接收数据。 I I Serial ATA Resistor Bias（串行 ATA 电阻偏置） Serial ATA Resistor Bias（串行 ATA 电阻偏置）这个信号与 SATARBIAS 一样外接一颗与 GND 相接的电阻，为 SATA 提供一个电压偏置。 ν 7. SATALED# ν OD SATA Drive Activity Indicator（SATA 读写指示）当这个信号为 Low 时，表示当前的 SATA 硬盘正在读写数据。 十、IDE 接口信号说明1.DCS1# νODevice Chip Select（设备芯片选择）这个信号为设备选择信号 For Rang 100 。 O Device Chip Select（设备芯片选择） For Rang 300。ν Device Address（设备地址）2.DCS3#这个信号为设备选择信号 3. DA[2:0] O这些信号用于传输地址信号。ν 4. DD[15:0] ν 5. DREQ I/O Device Data（设备数据）这些信号用于传输数据信号。 I Device Request（设备请求）当 IDE Device 要做一个 DMA 读写动作时，就会驱动这个信号向南桥发 DMν A 请求。 6. 当 IDEν DACK# O Device DMA Acknowledge（设备 DMA 确认）Device 已做了一个 DMA 请求后，若当前总线空闲，南桥就会驱动个信号，把控制权受权给 IDEDevice。 7. ν 8. DIOR# O Disk I/O Read（磁盘 I/O 读）这个信号由南桥来驱动，当它有效时，表示要对磁盘进行一个读操作。 DIOW# O Disk I/O Write（磁盘 I/O 写）这个信号由南桥来驱动，当它有效时，表示要对磁盘进行一个写操作。ν 9. IORDY 这个信号由 IDEν I I/O Channel Ready（I/O 通道备妥）Device 来驱动，当它有效时，表示 IDE Device 已经准备 OK。 十一、LPC 接口信号说明1.LAD[3:0]I/OLPC Command、Address、Data Bus 的命令、地址和数据。 LPC Frame（LPC 框架）7这四信号线用来传输 LPCν 2. ν 3. LDRQ# LFRAME# I/O当这个信号有效时，指示开始或结束一个 LPC 周期。 I DMA Request（DMA 请求）当 Super I/O 上的 Device 需要用 DMA Channel 时，就会驱动这个信号向南桥发出请求。 ν 十二、USB 接口信号说明 1. 2. ν USBP+ USBPI/O I/O USB Signal（USB 信号） USB Signal（USB 信号）这个信号与 USBP+组成差分信号对，组成一个 USB Port，用来传输地址、数据和命令。 3. OC# 当有 USBν I Over Current（过电流保护）Device 过电流时，这个信号会拉 Low，告知南桥有过电流发生。 十三、SMBus 接口信号说明1. 2. νSMBDATA SMBCLKI/O I/OSMBus Data（数据线） SMBus Clock（时钟线）上面两个信号线为系统管理总线，以南桥为控制中心，对主机板的一些 Device 进行读写操作，如倍频 IC、 SPD 等等。这两个信号在外部必须通过电阻进行 Pull High。 十四、AC-Link 接口信号说明 1. RST# O Reset（复位信号）这个讯信号由南桥驱动，对 Audioν Chip 进行初始化。 2. 3. ν 4. SYNC BIT_CLK I O Sync（同步信号） Bit Clock（时钟输入）这是一个由 Codec 产生一个 12.288Mhz 串行数据时钟给南桥。 O Serial Data Out（串行数据输出）SDOUT由南桥发出数据到 Codec。ν 5. SDIN ν I Serial Data In（串行数据输入）由 Codec 发出数据到南桥。十五、FDC 接口信号说明1.DRVDEN0ODDrive Density Select Bit（驱动器密度选择位） ν 驱动器密度选择信号。2. νINDEX#IINDEX（索引）此 Pin 为施密特触发器输入，当这个为 Low（有效时） ，通过索引孔把磁头定位起始磁道。 3. MOA# OD Motor A On（马达 A 打开）当此信号为 Low 时，马达 A 起动。ν 4. DSA# OD Drive Select A（驱动 A 选择）当此信号为 Low 时，驱动器 A 被选择。ν 5. ν DIR# OD DIR（列目录）磁头步进马达移动方向，为 High 时，向外移动，为 Low 时向内移动。 6. STEP# OD Step（步进）步进输出脉冲，当此信号为 Low 时，将产生一个脉冲移动磁头到另一个磁道。ν 7. ν 8. WD# OD Write Data（写数据）写数据，当此信号为 Low 时，写数据到被选择的驱动器。 WE# OD Write Enable（写允许）写允许，当为 Low 表示允许写入盘片。ν 9. TRACK0# I Track 0（0 磁道）0 磁道，当此信号为 Low 时，磁头将被定位到最外的一个磁道（0 磁道） 。ν 10. WP# I Write Protected（写保护）ν 写保护，当此信号为 Low 时，磁盘片被写保护，只能读出数据不能写入。 11. RDATA# I Read Data（读数据） 8当为 Low 时从软盘读数据。ν 12. HEAD# ODHead（磁头）磁头选择，当为 High 时选择 0 面的磁头，当为 Low 时选择 1 面的磁头。ν 13. ν DSKCHG# I Diskette Change（更换磁盘）盘片更换，当此信号为 Low 时，在上电状态可随时取出盘片。 十六、Parallel Port 接口信号说明1. νSLCTIPrinter Select Status（打印机状态选择）这个 Pin 主要用于选择打印机模式，为 High 时，表示打印机被选择。打印有两种模式可以被设定 ECP 和 EEP。 2. PE I Page End（页面结束）当这个信号为 High 时，表示打印机已检测到页面结束。ν 3. ν 4. BUSY I Busy（打印机忙）当这个信号为 High 时，表示打印机很忙没有准备去接收数据。 ACK# I Acknowledge（确认）当这个信号为 Low 时，表示打印机已接收数据，并准备接受更多的数据。ν5. ν 6. SLIN#ERR#IError（错误）当这个信号为 Low 时，表示打印机在打印时出错。 O Printer Select（打印机选择）这个信号为打印机输出线检查。ν 7. INIT# O Initialization（初始化）当这个信号为 Low 时，表示对打印机进行初始化。ν 8. ν AFD# O Auto Line Feed（自动走线）当打印机打印针出问题时，这个信号会被拉 Low，打印机会自动再打一遍。 9. STB# O Strobe（锁定）当这个信号为 Low 时，表示要把并行数据锁定到打印机里。ν 10. PD[7:0] ν I/O Printer Data（打印机数据）这些信号用于传输打印机数据。十七、Serial Port 接口数据说明 1. ν CTS# I Clear To Send（清楚发送）这个信号用于 Modem 控制输入，这个功能可以通过读握手状态寄存器 Bit 4 来测试。 2. DSR# I Data Set Ready（数据准备）这个信号为 Low 时，表示 Modem 或数据放置已准备可以传输数据。ν 3. ν 4. DTR# RTS# I/O Request To Send（请求发送）这个信号为 Low 时，表示 Modem 或调制解调器可准备去发送数据。 I/O Data Terminal Ready（数据终端准备）这个信号为 Low 时，表示数据终端已准备可以进行通信。ν 5. SIN ν 6. SOUT O I Serial Data In（串行数据输入）这个信号用于去接收数据。 Serial Data Out（串行数据输出） 这个信号用于去发送数据。ν
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